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      • KCI등재

        고성능 HEVC 부호기를 위한 변환양자화기 하드웨어 설계

        박승용,조흥선,류광기,Park, Seungyong,Jo, Heungseon,Ryoo, Kwangki 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.2

        본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 변환양자화기 하드웨어 구조를 제안한다. HEVC 변환기는 율-왜곡 비용을 비교하여 최적의 변환모드를 결정하지만 율-왜곡 비용은 변환과, 양자화, 역양자화 그리고 역변환을 통해 계산된 왜곡 값과 비트 량으로 결정된다. 따라서 상당히 많은 연산량과 소요시간이 필요하기 때문에 고해상도/고화질의 영상을 실시간으로 처리하는데 어려움이 따른다. 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환모드를 결정하는 방법을 제안한다. 성능 평가 지표는 BD-PSNR과 BD-Bitrate를 사용하였으며, 실험 결과를 토대로 영상의 화질에서 큰 변화 없이 신속하게 모드를 결정할 수 있음을 확인하였다. 제안하는 하드웨어 구조는 변환모드에 따라 다른 값을 동일한 출력에 할당하고 곱셈 계수가 최대한 중복되도록 구성하여 하드웨어 면적을 감소시키고 연속적인 파이프라인 동작으로 구현함으로써 성능을 높였으며, 기존의 제안된 논문에서 사용한 공정 대비 더 큰 공정을 사용한 것을 감안하여 면적은 1/2배 감소, 성능은 2.3배 증가하였다. In this paper, we propose a hardware architecture of transform and quantization for high-perfornamce HEVC(High Efficiency VIdeo Coding) encoder. HEVC transform decides the transform mode by comparing RDCost to search for the best mode of them. But, RDCost is computed using the bit-rate and distortion which is computed by transform, quantization, de-quantization, and inverse transform. Due to the many calculations and encoding time, it is hard to process high resolution and high definition image in real-time. This paper proposes the method of transform mode decision by comparing sum of coefficient after transform only. We use BD-PSNR and BD-Bitrate which is performance indicator. Based on the experimental result, We confirmed that the decision of transform mode can process images with no significant change in the image quality. We reduced hardware area by assigning different values at the same output according to the transform mode and overlapping coefficient multiplied as much as possible. Also, we raise performance by implementing sequential pipeline operation. In view of the larger process that we used compared with the process of reference paper, Our design has reduced by half the hardware area and has increased performance 2.3 times.

      • KCI등재

        Run-Time Hardware Trojans Detection Using On-Chip Bus for System-on-Chip Design

        박승용,류광기,Kanda, Guard,Park, Seungyong,Ryoo, Kwangki 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.2

        본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다. A secure and effective on-chip bus for detecting and preventing malicious attacks by infected IPs is presented in this paper. Most system inter-connects (on-chip bus) are vulnerable to hardware Trojan (Malware) attack because all data and control signals are routed. A proposed secure bus with modifications in arbitration, address decoding, and wrapping for bus master and slaves is designed using the Advanced High-Performance and Advance Peripheral Bus (AHB and APB Bus). It is implemented with the concept that arbiter checks share of masters and manage infected masters and slaves in every transaction. The proposed hardware is designed with the Xilinx 14.7 ISE and verified using the HBE-SoC-IPD test board equipped with Virtex4 XC4VLX80 FPGA device. The design has a total gate count of 39K at an operating frequency of 313MHz using the $0.13{\mu}m$ TSMC process.

      • KCI등재

        H.264/AVC를 위한 고성능 움직임 예측 하드웨어 설계

        박승용,류광기,Park, Seungyong,Ryoo, Kwangki 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9

        본 논문에서는 고성능 H.264/AVC 부호기 설계를 위해 낮은 연산 복잡도를 가지는 움직임 예측 알고리즘과 하드웨어 구조를 제안한다. 제안하는 움직임 예측 알고리즘은 주변 매크로블록들의 움직임 벡터와 방향성으로 유동적인 초기 탐색점과 탐색패턴으로 정확한 초기 탐색점을 설정한다. 주변 매크로블록들의 움직임 벡터를 사용하여 적은 수의 탐색점으로 움직임 예측이 가능하며, 적은 수의 탐색점으로 인해 연산량과 수행 사이클을 감소시킨다. 제안한 움직임 예측 하드웨어를 TSMC 0.18um CMOS 표준 셀 라이브러리 이용해 합성한 결과 217.92k 개의 로직 게이트로 구현되며 최대동작 주파수는 166MHz이다. 제안한 움직임 예측의 하드웨어 구조는 하나의 매크로 블록을 부호화 하는데 312사이클 소요되어 기존 하드웨어 구조대비 성능이 69% 향상됨을 확인하였다. In this paper, a new motion estimation algorithm with low-computational complexity is proposed to improve the performance of H.264/AVC. The proposed architecture uses the directions of the median motion vector which is computed by the motion vectors of the three neighbor macroblocks in Integer Motion Estimation. By using the directions of the vector, the proposed architecture has a single computational level instead of multi-computational levels in Integer Motion Estimation. The proposed motion estimation is synthesized using the TSMC 0.18um standard cell library. The synthesis result shows that the gate count is about 217.92K at 166MHz and it was improved about 69% compared with previous one.

      • KCI등재

        고성능 HEVC 부호기를 위한 루프 내 필터 하드웨어 설계

        박승용,임준성,류광기,Park, Seungyong,Im, Junseong,Ryoo, Kwangki 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.2

        본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다. This paper proposes efficient hardware structure of in-loop filter for a high-performance HEVC (High Efficiency Video Coding) encoder. HEVC uses in-loop filter consisting of deblocking filter and SAO (Sample Adaptive Offset) to improve the picture quality in a reconstructed image due to a quantization error. However, in-loop filter causes an increase in complexity due to the additional encoder and decoder operations. A proposed in-loop filter is implemented as a three-stage pipeline to perform the deblocking filtering and SAO operation with a reduced number of cycles. The proposed deblocking filter is also implemented as a six-stage pipeline to improve efficiency and performs a new filtering order for efficient memory architecture. The proposed SAO processes six pixels parallelly at a time to reduce execution cycles. The proposed in-loop filter encoder architecture is designed by Verilog HDL, and implemented by 131K logic gates in TSMC $0.13{\mu}m$ process. At 164MHz, the proposed in-loop filter encoder can support 4K Ultra HD video encoding at 60fps in real time.

      • KCI등재

        건설도면 자료의 수치지도 갱신을 위한 좌표체계 부여에 관한 연구

        박승용(park, seungyong),이재빈(Lee, jaebin),박우진(park, woojin),유기윤(yu, kiyun) 한국측량학회 2009 한국측량학회지 Vol.27 No.2

        수치지도를 최신의 데이터로 갱신하기 위한 방법론 중 건설도면을 이용하는 경우 CAD 데이터에서 필요한 객체를 추출하는 과정이 필요하다. 하지만 건설도면에 존재하는 가상좌표로 이루어진 연속객체를 활용하기 위해서는 선결조건으로 각 도면마다 분리되어진 객체를 접합하고 좌표를 부여하는 과정이 필요하다. 이를 위해서는 합리적으로 도면의 신축보정 및 축척 간 접합 등을 처리할 수 있는 기법의 개발과 CAD 좌표에서 실좌표로 변환하기 위한 방법론의 개발이 무엇보다 중요한 과정이라 할 수 있다. 본 연구는 SOC 건설도면 중 준공도면으로 이루어진 도면 특히, 가상좌표계로 구성되어진 도로의 종평면도에 존재하는 객체들의 변환 및 활용을 위한 도면 간 접합을 2차원 등각사상변환방법과 부등각사상변환방법을 도입하여 수행하였다. 이를 위해, 도면간 이음선과 좌표경계선의 교차점을 접합점으로 하여 2차원 변환계수를 추출하고 이를 접합한 후 도면에 명시된 기준점을 이용 CAD좌표계에서 실좌표계로의 좌표변환방법을 시도하였다. 그 결과 도면접합에는 2차원 등각사상변환방법이 좋은 결과를 나타내었으며 실좌표계로의 변환은 2차원 부등각사상변환이 좋은 결과를 보여주었고, 변환 후 위치오차는 수치지도 작성내규를 만족하였다. 따라서 본 연구를 통하여 개발된 방법론은 추후 건설도면을 이용한 수치지도 갱신에 있어 활용가능성이 높을 것으로 기대된다. In the paper, we try to develop the methodology for updating road networks of large-scale digital maps by using construction drawing data. For the purpose, it is pre-requite step to merge road networks detached in CAD drawing data. As such, tie points are identified in neighboring drawings and used for solving the parameters of 2D conformal transformation between drawings. Then, the merged road network in CAD data is transformed to the coordinate system of digital maps. In the process, IPs in the drawings are considered as control information and 2D affine transformation is selected for coordinate transformation. Through the experiments with real dataset, we can identify that the developed method is valid and generally applicable.

      • KCI등재

        H.264 / AVC를 위한 고성능 움직임 예측 하드웨어 설계

        박승용(Seungyong Park),류광기(Kwangki Ryoo) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.1

        본 논문에서는 고성능 H.264/AVC 부호기 설계를 위해 낮은 연산 복잡도를 가지는 움직임 예측 알고리즘과 하드웨어 구조를 제안한다. 제안하는 움직임 예측 알고리즘은 주변 매크로블록들의 움직임 벡터와 방향성으로 유동적인 초기 탐색점과 탐색 패턴으로 정확한 초기 탐색점을 설정한다. 주변 매크로블록들의 움직임 벡터를 사용하여 적은 수의 탐색점으로 움직임 예측이 가능하며, 적은 수의 탐색점으로 인해 연산량과 수행 사이클을 감소시킨다. 제안한 움직임 예측 하드웨어를 TSMC 0.18um CMOS 표준 셀 라이브러리 이용해 합성한 결과 217.92k 개의 로직 게이트로 구현되며 최대동작 주파수는 166MHz이다. 제안한 움직임 예측의 하드웨어 구조는 하나의 매크로 블록을 부호화 하는데 312사이클 소요되어 기존 하드웨어 구조대비 성능이 69% 향상됨을 확인하였다. In this paper, a new motion estimation algorithm with low-computational complexity is proposed to improve the performance of H.264/AVC. The proposed architecture uses the directions of the median motion vector which is computed by the motion vectors of the three neighbor macroblocks in Integer Motion Estimation. By using the directions of the vector, the proposed architecture has a single computational level instead of multi-computational levels in Integer Motion Estimation. The proposed motion estimation is synthesized using the TSMC 0.18um standard cell library. The synthesis result shows that the gate count is about 217.92K at 166MHz and it was improved about 69% compared with previous one.

      • 고성능 HEVC 복호기를 위한 효과적인 Sample Adaptive Offset 하드웨어 설계

        박승용 ( Seungyong Park ),이동원 ( Dongweon Lee ),류광기 ( Kwangki Ryoo ) 한국정보처리학회 2012 한국정보처리학회 학술대회논문집 Vol.19 No.2

        본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 SAO(Sample Adaptive Offset)의 하드웨어 구조 설계에 대해 기술한다. SAO는 양자화 등의 손실 압축에 의해 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC의 최대 블록 크기인 64x64 단위를 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 8x8 단위를 처리하는 연산기로 구성하여 하드웨어 면적을 최소화하였고, 내부레지스터를 이용하여 64x64 블록 크기를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조에서 down-top 블록 분할 구조로 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 0.18㎛ 셀 라이브러리로 합성한 결과 동작 주파수는 250MHz, 전체 게이트 수는 45.4k 이다.

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