효율적인 HDL 디버깅을 위한 아키텍쳐 자동 생성 시스템

문대철,박인학,Moon, Dai-Tchul,Cheng, Xie,Park, In-Hag 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.7

본 논문은 Verilog HDL이나 VHDL로 설계된 디지털 회로의 구조를 효율적으로 분석하고 디버깅 할 수 있는 ECAD 소프트웨어를 제안한다. 이 소프트웨어는 HDL 코드를 파싱하여 내부 구조에 대한 정보를 추출한 후 여러 가지 종류의 그래픽 도우미 예를 들면, 배치배선 알고리즘을 적용하여 생성된 계층구조의 논리회로도, 각 모듈을 구성하는 요소들을 나타내는 객체 나무 그래픽, 인스턴스들의 계층구조를 나타내는 인스턴스 나무 그래픽, 내부 시그널 간의 관계를 나타내는 시그널 관계도(SPD, signal propagation diagram) 등으로 표현된다. 디버깅에 가장 중요한 기능은 여러 가지 다른 관점의 설계 정보(HDL 코드, 객체 나무, 인스턴스 나무, SPD, 파형 등)에서 임의의 객체로부터 출발하여 동일한 설계 정보를 찾아내는 기능이다. 이러한 기능들은 설계자가 수작업으로 HDL 코드를 분석하고 버그를 찾아내는 기능을 효율적으로 수행할 수 있도록 돕는다. In this paper, we propose a new ECAD software for efficiently analyzing and debugging of digital architecture implemented in Verilog HDL or VHDL codes. This software firstly elaborates HDL codes so as to extract internal architecture structure, then generates several graphical aids such as hierarchical schematics by applying placement and routing algorithm, object tree to show configuration of each module, instance tree to show hierarchical structure of instances, and SPD (Signal Propagation Diagram) to show internal interconnections. It is more important function that same objects in different views(HDL codes, object tree, instance tree, SPD, waveform etc.) can be highlighted at the starting any object. These functions are sure to improve efficiency of manual job to fix bugs or to analyze HDL codes.

5㎓대역 OFDM 무선 LAM 모뎀 설계 및 FPGA 구현

문대철,홍성협,Moon Dai-Tchul,Hong Seong-Hyub 한국융합신호처리학회 2004 융합신호처리학회 논문지 (JISPS) Vol.5 No.4

This paper describe a design of 5GHz OFDM baseband chip for IEEE 802.11a wireless LAN. The proposed device is consists of transmitter and receiver within a single FPGA chip. We applied single tap equalizer that use Normalized LMS algorithm to remove ISI that happen at high speed data transmission. And also, we used carrier wave frequency offset algorithm that use training symbol to remove ICI. The simulation results show the correct transmission without errors the between transmitter and receiver And we can remarkably reduce the number of register through the synthesized circuits by using DSP block and EMB(Embedded Memory Block). The target device for implementation of the synthesized circuits is Altera Stratix EPIS25FC672 FPGA and design platform is VHDL. 본 논문은 IEEE 802.11a 무선 LAN 규격을 OFDM을 적용한 5GHz 기저 대역의 송 수신부 모뎀을 설계하고 FPGA로 실현하였다. 고속 데이터 전송시 발생하는 심벌간 간섭(ISI)을 제거하기 위하여 Normalized LMS 알고리듬을 적용한 단일탬 등화기를 사용하여 제거하였고, 또한 반송파 주파수 옵셋 알고리듬을 이용하여 채널간 간섭(ICI)을 제거하였다. 송ㆍ수신기간의 전송은 에러없이 정확히 전송되어짐을 시뮬레이션을 통하여 입증하였으며, 또한 타이밍 시뮬레이션 결과 최대 동작주파수는 20.3MHz로 IEEE 802.11a 무선 LAN 방식의 동작속도를 만족하였다. 그리고 설계시 DSP와 EMB(Embedded Memory Block)블록을 사용하여 레지스터의 수를 상당히 줄일 수 있었다. 모뎀 설계는 VHDL를 이용하여 설계하고 Altera사의 Stratix EPIS25FC672 FPGA Chip을 사용하여 구현하였다.

PC用 LAYOUT 프로그램開發에 關한 硏究

文大哲(Moon Dai Tchul) 호서대학교 사회과학연구소 1986 社會科學硏究 Vol.5 No.1

This paper consists of three parts, ClF conversion with primitive CIF, CIF conversion hieracically, and conversion DXF to CIF . In this paper deal with the conversion program of CIF and DXF mutually to perform layout at personal computer.

Core-A 플랫폼을 이용한 동기형 전력제어 임베디드 시스템 설계

이우경,문대철,Lee, Woo-Kyung,Moon, Dai-Tchul 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.6

본 논문은 마스터로 동작하는 32 비트 RISC 프로세서와 전력을 제어할 수 있는 다수의 슬레이브가 동기되어 동작하는 전력 제어 임베디드 시스템을 구현하였다. Core-A 플랫폼은 Core-A 프로세서, AMBA 버스, SSRAM, AC97, DMA, UART, GPIO모듈 등으로 구성된다. 슬레이브는 4 비트의 디지털 데이터의 값에 비례하여 220V 전력을 제어할 수 있는 아날로그 회로와 마스터가 보내는 신호에 동기되어 다양한 전력제어 패턴을 생성하는 제어 시스템을 설계 하였다. Core-A 플랫폼이 라이브러리로 구축된 Flowrian II를 사용하여 소프트웨어를 크로스 컴파일하고 하드웨어 회로를 시뮬레이션으로 검증하였다. 임베디드 시스템은 FPGA 검증 보드와 CPLD 칩에 구현되었고 전력제어 아날로그 보드를 제작하여 구현하였다. This paper realize power control embedded system with one master of Core-A 32-bit RISC processor and several slaves controling power with synchronized digital signals. Core-A platform is consisted of Core-A processor, AMBA bus, SSRAM, AC97, DMA, UART, GPIO etc. Slave is made by both digital part and analog part. The former generates various power control patterns synchronized with master signal. The latter converts 220V power proportional to 4 bit digital signals. design of Embedded system is executed in Flowrian II, in which software is cross-compiled and hardware is verified by simulation. Embedded system is implemented in FPGA board and CPLD chips as well as PCB board for analog power control.

멀티코어를 이용한 차선 검출 병렬화 시스템 설계

이효찬,문대철,박인학,허강,Lee, Hyo-Chan,Moon, Dai-Tchul,Park, In-hag,Heo, Kang 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.9

본 논문에서는 차선 검출 알고리즘에 병렬처리를 적용하여 성능을 개선하였다. 차선 검출은 지능형 보조 시스템으로써 자동차가 차선을 이탈하면 경보음 또는 핸들을 보정해줌으로써 운전자를 돕는 보조 시스템이다. 병렬 처리 알고리즘 중 데이터 레벨 병렬처리는 설계가 간단하지만 병목현상이 발생하는 문제가 있다. 제안하는 고속 데이터 레벨 병렬처리 알고리즘은 병목현상을 줄여 성능이 향상되었다. 실제 블랙박스 도로 영상을 도입하여 알고리즘을 측정한 결과 싱글 코어 경우 약 30 Frames/sec의 성능을 얻었다. 병렬처리를 적용한 결과로써 옥타코어 기준으로 데이터 레벨인 경우 약 100 Frames/sec의 성능을, 고속 데이터 레벨인 경우는 약 150 Frames/sec의 성능을 얻을 수 있다. we improved the performance by parallelizing lane detection algorithms. Lane detection, as a intellectual assisting system, helps drivers make an alarm sound or revise the handle in response of lane departure. Four kinds of algorithms are implemented in order as following, Gaussian filtering algorithm so as to remove the interferences, gray conversion algorithm to simplify images, sobel edge detection algorithm to find out the regions of lanes, and hough transform algorithm to detect straight lines. Among parallelized methods, the data level parallelism algorithm is easy to design, yet still problem with the bottleneck. The high-speed data level parallelism is suggested to reduce this bottleneck, which resulted in noticeable performance improvement. In the result of applying actual road video of black-box on our parallel algorithm, the measurement, in the case of single-core, is approximately 30 Frames/sec. Furthermore, in the case of octa-core parallelism, the data level performance is approximately 100 Frames/sec and the highest performance comes close to 150 Frames/sec.

고속 연산을 위한 병렬 구조의 십진 부동소수점 연산 장치 설계

윤형기,문대철,Yun, Hyoung-Kie,Moon, Dai-Tchul 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.12

본 논문에서 제안된 십진 부동소수점 연산 장치(decimal floating-point arithmetic unit, DFP)는 L.K.Wang에 의해 제안된 십진 부동소수점 유닛을 기반으로 하여 데이터의 병렬 처리를 통해 동일한 크기의 지수를 갖는 두 오퍼랜드의 가수 영역의 고속 연산을 지원하도록 재설계 하였다. 제안된 십진 부동소수점 연산 장치는 Xilinx ISE를 이용하여 xc2vp30-7ff896 타겟 디바이스로 합성하였으며 (주)시스템센트로이드의 Flowrian을 통해 시뮬레이션 검증하였다. 제안된 방식은 L.K.Wang에 의해 제안된 설계 방식 및 참고문헌 [6]의 설계 방식과 비교하여 동일한 입력 데이터를 이용하여 시뮬레이션 검증한 결과, L.K.Wang 방식보다 약 8.4%, 참고문헌 [6]의 방식보다 약 3% 정도의 처리 속도가 향상되었다. In this paper, a decimal floating-point arithmetic unit(DFP) was proposed and redesigned to support high speed arithmetic operation employed parallel processing technique. The basic architecture of the proposed DFP was based on the L.K.Wang's DFP and improved it enabling high speed operation by parallel processing for two operands with same size of exponent. The proposed DFP was synthesized as a target device of xc2vp30-7ff896 using Xilinx ISE and verified by simulation using Flowrian tool of System Centroid co. Compared to L.K.Wang's DFP and reference [6]'s method, the proposed DFP improved data processing speed about 8.4% and 3% respectively in case of same input data.

선행 제로 예측기를 이용한 고속 연산 십진 부동소수점 가산기 설계

윤형기,문대철,Yun, Hyoung-Kie,Moon, Dai-Tchul 한국정보통신학회 2015 한국정보통신학회논문지 Vol.19 No.2

In this paper, a DFPA(decimal floating-point adder) designed a pipeline structure that uses a LZA(leading zero anticipator) to reduce critical route to shorten delay to improve the speed of operation processing. The evaluation and verification of performance of proposed DFPA applied the Flowrian tool with simulation and Cyclone III FPGA was set as the target on the Quartus II tool for the synthesis. The proposed method compared and verified to proposed the other method using same input data. As a result, the performance of proposed method is improved 11.2% and 5.9% more than L.K.Wang's method and etc.. Also, it is confirmed that improvement of operation processing speed and reduction of the number of delay elements on critical path. 본 논문에서 제안된 십진 부동소수점 가산기(decimal floating-point adder, DFPA)는 선행 제로 예측기(leading zero anticipator, LZA)를 이용해 임계 경로 단축을 통해 지연시간을 줄임으로서 연산 처리 속도를 향상시키는 파이프라인 구조로 설계하였다. 제안된 십진 부동소수점 가산기의 성능 평가 및 검증 환경은 시뮬레이션에 Flowrian 툴을 사용하였으며, 합성에는 QuartusII 툴 상에서 Cyclone III FPGA를 대상으로 지정하였다. 제안된 방식은 동일한 입력 데이터를 이용하여 기존에 제안된 설계 방식들과 시뮬레이션을 통해 비교 검증한 결과, L.K.Wang이 제안한 방식 및 기존 제안된 방식들보다 각각 11.2%, 5.9%의 성능이 향상되었다. 또한 연산 처리 속도 향상 및 임계 경로 상의 지연 소자의 수가 감소됨을 확인하였다.

수평 및 수직 윤곽선을 개선한 적응 주사선 보간 알고리즘 및 구현에 관한 연구

권영재,박노경,문대철,Kwon, Yong-Jae,Park, No-Kyung,Moon, Dai-Tchul 한국전기전자학회 1998 전기전자학회논문지 Vol.2 No.2

Currently NTSC, PAL, and SECOM are widely used for TV broadcasting systems. In Korea, NTSC has been used to reduce transmission bandwidth and broadband flickers using the Interlaced scanning method. Image data in the Interlaced scanning method require De-interlacing compensation for PC-based multimedia applications. The existing compensation algorithms such as ZOI, FOI, and ELA provieds simple computations and effective image compensation while the PSNR is low and horizontal and vertical edges are hardly detected. In this paper, the ADI(Adaptive De-Interlacing) algorithm that can increase PSNR and detect horizontal and vertical edges is proposed and a hardware system is implemented using three ACTEL 1020B FPGA chips. The system consists of the algorithm part implemented using two FPGAs and the memory control part implemented using rest one. Also the system operation is investigated for real time processing.

Dynamic Framed Slotted ALOHA 기반 RFID 태그 충돌방지 알고리즘 개선

박노경,윤형기,문대철,Park, Nho-Kyung,Yun, Hyoung-Kie,Moon, Dai-Tchul 한국음향학회 2014 韓國音響學會誌 Vol.33 No.2

본 논문에서는 DFSA (Dynamic Framed Slotted ALOHA) 기반 충돌 방지 알고리즘에 대해 논하고, 개선된 태그 충돌 방지 알고리즘을 제안한다. 제안된 방법은 기대 값을 이용하는 방법으로서 한 번의 연산을 통해 측정값에 근접한 기대 값을 갖는 태그 수를 추정하므로 속도가 빠르다는 장점이 있으며 태그 수에 따른 빈 슬롯 개수 및 충돌 슬롯의 개수를 이용하여 기대 값을 구한 후 실제 태그 개수를 추정할 수 있다. 제안된 알고리즘은 시뮬레이션을 통해 기존 방법과 비교 및 분석하였다. 그 결과, 전체 태그에 대하여 평균 18.8 라운드에 모든 태그를 식별하였다. 태그의 수가 1000개 이하일 경우 평균 18.2 라운드에 모든 태그를 식별하였으나 태그 수가 1000개 이상인 경우 19.2 라운드에 태그를 식별하였다. 제안된 방식 및 기존 방식을 비교하였을 때 평균 태그 수에 따른 라운드 수가 상쇄 기법이 적용된 DFSA 방식보다 3.1 %, DFSA 방식보다 10.1 %, FSA (Framed Slotted ALOHA) 방식보다 37.5 % 가량 감소하여 처리 속도가 향상됨을 확인할 수 있었다. In this paper, a DFSA (Dynamic Framed Slotted ALOHA) based anti-collision algorithm is described and a performance improved algorithm of DFSA and FSA is proposed. The proposed method makes use of expected values and has merits in operation speed by estimating closest value of the number of tags on a single operation. The algorithm compares and analyses number of empty slots and collide slots in accordance with the number of tags, which enables estimation of actual number of tags. we simulated the proposed algorithm and compared it with conventional methods. Results show that our method needs average 18.8 rounds to identify all tags. In case of less than 1000 tags, an average of 18.2 rounds is necessary and an average of 19.2 rounds is needed to identify all tags for more than 1000 tags. The proposed algorithm improves processing speed by 3.1 % comparing to DFSA with cancellation strategy, 10.1 % comparing to DFSA, 37.5 % comparing to FSA(Framed Slotted ALOHA).

이미지 잡음에 강인한 CNN 기반 건물 인식 방법

이효찬,박인학,임태호,문대철,Lee, Hyo-Chan,Park, In-hag,Im, Tae-ho,Moon, Dai-Tchul 한국정보통신학회 2020 한국정보통신학회논문지 Vol.24 No.3

인간의 눈과 같이 이미지에서 유용한 정보를 추출하는 기능은 인공지능 컴퓨터 구현에 필수적인 인터페이스 기술이다. 이미지에서 건물을 인식하여 추론하는 기술은 다양한 형태의 건물 외관, 계절에 따른 주변 잡음 이미지의 변화, 각도 및 거리에 따른 왜곡 등으로 다른 이미지 인식 기술 보다 인식률이 떨어진다. 지금까지 제시된 컴퓨터 비전(Computer Vision) 기반의 건물 인식 알고리즘들은 건물 특성을 수작업으로 정의하기 때문에 분별력과 확장성에 한계가 있다. 본 논문은 최근 이미지 인식에 유용한 딥러닝의 CNN(Convolutional Neural Network) 모델을 활용하는데 건물 외관에 나타나는 변화, 즉 계절, 조도, 각도 및 원근에 의해 떨어지는 인식률을 향상시키는 새로운 방법을 제안한다. 건물 전체 이미지와 함께 건물의 특징을 나타내는 부분 이미지들, 즉 창문이나 벽재 이미지의 데이터 세트를 함께 학습시키고 건물 인식에 활용함으로써 일반 CNN 모델 보다 건물 인식률을 약 14% 향상됨을 실험으로 증명하였다. The ability to extract useful information from an image, such as the human eye, is an interface technology essential for AI computer implementation. The building recognition technology has a lower recognition rate than other image recognition technologies due to the various building shapes, the ambient noise images according to the season, and the distortion by angle and distance. The computer vision based building recognition algorithms presented so far has limitations in discernment and expandability due to manual definition of building characteristics. This paper introduces the deep learning CNN (Convolutional Neural Network) model, and proposes new method to improve the recognition rate even by changes of building images caused by season, illumination, angle and perspective. This paper introduces the partial images that characterize the building, such as windows or wall images, and executes the training with whole building images. Experimental results show that the building recognition rate is improved by about 14% compared to the general CNN model.