OER 또는 LiB용 하이니켈 Ni0.9Co0.1O@C과 NCM811의 합성 및 전기화학적 성능

金泰成 영남대학교 대학원 2024 국내석사

In Part1. This study aims to design a rational catalyst to secure a large amount of OH− adsorption sites to obtain excellent OER performance: NiO is selected as the main catalyst, and a Ni0.9Co0.1O catalyst is prepared with 10% lattice substitution of Co2+ ions. The a Ni0.9Co0.1O surface was capsulated with amorphous carbon to prevent corrosion by strong alkaline media. The XPS analysis revealed that Ni2+ ion defects occurred in the a Ni0.9Co0.1O crystal, and a large amount of highly oxidized Ni3+ ions were mixed to match the stoichiometric ratio. Electrophilic Ni2O3 in a highly oxidized state favors attack by OH− ions, a nucleophile, and easily transforms into a NiOOH intermediate, ultimately leading to rapid OER progressing. In other words, the strong covalent nature between Ni3+−O2− in the a Ni0.9Co0.1O/CP electrode promoted charge transfer between the cationic metal surface and the OH− adsorbate, thereby accelerating OER. Moreover, C−capsulation in a Ni0.9Co0.1O particles played a role in lowering the band gap due to the electrons filled from C between the Ni 3d and O 2p orbitals. Ultimately, this improved the conductivity of the electrode, effectively reducing the ohmic potential drop and energy loss between the catalyst and the current collector. As a result, the overpotential that this electrode reaches at 10 mA cm−2 was greatly reduced to 332 mV, the Tafel slope was low at 91.98 mV dec−1. Moreover, this excellent performance remained stable even after 10 days. In Part 2. In this study, Co2+ doping and phosphate coating formation are achieved at the same time to more easily remove lithium remaining on the NCM811 surface. Co3(PO4)2 is separately synthesized and physically mixed with NCM811 by mass ratio, and then easily coated on the NCM811 surface through firing. The coating of Co3(PO4)2 increases the diffusion rate of lithium ions in the electrolyte, and Co3(PO4)2 reacts effectively with residual lithium on - 116 - the NCM surface to form excess cathode active material structures such as LiCoPO4 and LiCoO2 on the NCM surface, which is predicted to improve capacity increase and capacity retention. In addition, crystal defects are reduced by forming effective CEI on the NCM surface, thereby suppressing electrochemical side effects between the surface of the cathode active material and the electrolyte, which has a positive effect on capacity increase. As a result, the discharge capacity of the battery was significantly increased from 0.1 C to 190 mAh/g to 212 mAh/g, and the capacity retention rate of the battery through 100 cycles of charging and discharging at 1.0 C increased from 81.3% to 89.5% without coating. In addition, it was confirmed that the capacity recovery rate was over 90%

돼지에서 실험적 폐부종의 진단율에 대한 컴퓨터 방사선촬영술과 디지털 방사선촬영술의 비교 연구

김태성 서울대학교 대학원 2001 국내박사

Bt 유전자의 형질전환에 의한 내충성 고추 육성

김태성 서울大學校 大學院 2001 국내석사

하드웨어 기반의 고정확도 정수 단위 움직임 추정 및 병합 모드 추정

김태성 서울대학교 대학원 2017 국내박사

HEVC는 H.264/AVC 대비 2배의 뛰어난 압축 효율을 가지지만, 많은 압축 기술이 사용됨으로써, 인코더 측의 계산 복잡도를 크게 증가시켰다. HEVC의 높은 계산 복잡도를 줄이기 위한 많은 연구들이 이루어졌지만, 대부분의 연구들은 H.264/AVC를 위한 계산 복잡도 감소 방법을 확장 적용하는 데에 그쳐, 만족스럽지 않은 계산 복잡도 감소 성능을 보이거나, 지나치게 큰 압축 효율 손실을 동반하여 HEVC의 최대 압축 성능을 끌어내지 못했다. 특히 앞서 연구된 하드웨어 기반의 인코더는 실시간 인코더의 실현이 우선되어 압축 효율의 희생이 매우 크다. 그러므로, 본 연구에서는 하드웨어 기반 Inter prediction의 고속화를 이룸과 동시에 HEVC가 가진 압축 성능의 손실을 최소화하고, 실시간 코딩이 가능한 하드웨어 구조를 제안하였다. 본 연구에서 제안한 bottom-up MV 예측 방법은 기존의 공간적, 시간적으로 인접한 PU로부터 MV를 예측하는 방법이 아닌, HEVC의 계층적으로 인접한 PU로부터 MV를 예측하는 방법을 제안하여 MV 예측의 정확도를 큰 폭으로 향상시켰다. 결과적으로 압축 효율의 변화 없이 IME의 계산 복잡도를 67% 감소시킬 수 있었다. 또한, 본 연구에서는 제안된 bottom-up IME 알고리즘을 적용하여 실시간 동작이 가능한 하드웨어 기반의 IME를 제안하였다. 기존의 하드웨어 기반 IME는 고속 IME 알고리즘이 갖는 단계별 의존성으로 인한 idle cycle의 발생과 참조 데이터 접근 문제로 인해, 고속 IME 알고리즘을 사용하지 않거나 또는 하드웨어에 맞게 고속 IME 알고리즘을 수정하였기 때문에 압축 효율의 저하가 수 퍼센트 이상으로 매우 컸다. 그러나 본 연구에서는 고속 IME 알고리즘인 TZS 알고리즘을 채택하여 TZS 알고리즘의 계산 복잡도 감소 성능을 훼손하지 않는 하드웨어 기반의 IME를 제안하였다. 고속 IME 알고리즘을 하드웨어에서 사용하기 위해서 다음 세 가지 사항을 제안하고 하드웨어에 적용하였다. 첫 째로, 고속 IME 알고리즘의 고질적 문제인 idle cycle 발생 문제를 서로 다른 참조 픽쳐와 서로 다른 depth에 대한 IME를 컨텍스트 스위칭을 통해 해결하였다. 둘 째로, 참조 데이터로의 빠르고 자유로운 접근을 위해 참조 데이터의 locality 이용한 multi bank SRAM 구조를 제안하였다. 셋 째로, 지나치게 자유로운 참조 데이터 접근이 발생시키는 대량의 스위칭 mux의 사용을 피하기 위해 탐색 중심을 기준으로 하는 제한된 자유도의 참조 데이터 접근을 제안하였다. 결과 제안된 IME 하드웨어는 HEVC의 모든 블록 크기를 지원하면서, 참조 픽처 4장를 사용하여, 4k UHD 영상을 60fps의 속도로 처리할 수 있으며 이 때 압축 효율의 손실은 0.11%로 거의 나타나지 않는다. 이 때 사용되는 하드웨어 리소스는 1.27M gates이다. HEVC에 새로이 채택된 merge mode estimation은 압축 효율 개선 효과가 뛰어난 새로운 기술이지만, 매 PU 마다 계산 복잡도의 변동 폭이 커서 하드웨어로 구현되는 경우 하드웨어 리소스의 낭비가 많다. 그러므로 본 연구에서는 효율적인 하드웨어 기반 MME 방법과 하드웨어 구조를 함께 제안하였다. 기존 MME 방식은 이웃 PU에 의해 보간 필터 적용 여부가 결정되기 때문에, 보간 필터의 사용률은 50% 이하를 나타낸다. 그럼에도 불구하고 하드웨어는 보간 필터를 사용하는 경우에 맞추어 설계되어왔기 때문에 하드웨어 리소스의 사용 효율이 낮았다. 본 연구에서는 가장 하드웨어 리소스를 많이 사용하는 세로 방향 보간 필터를 절반 크기로 줄인 두 개의 데이터 패스를 갖는 MME 하드웨어 구조를 제안하였고, 높은 하드웨어 사용률을 유지하면서 압축 효율 손실을 최소화 하는 merge 후보 할당 알고리즘을 제안하였다. 결과, 기존 하드웨어 기반 MME 보다 24% 적은 하드웨어 리소스를 사용하면서도 7.4% 더 빠른 수행 시간을 갖는 새로운 하드웨어 기반의 MME를 달성하였다. 제안된 하드웨어 기반의 MME는 460.8K gates의 하드웨어 리소스를 사용하고 4k UHD 영상을 30 fps의 속도로 처리할 수 있다.

병렬기구 공작기계의 GUI Program 개발 및 보정에 관한 연구

김태성 昌原大學校 2000 국내석사

(A) Study on the linearity improvement of CMOS low noise amplifier

김태성 성균관대학교 일반대학원 2011 국내박사

In this thesis, the post-linearization technique was proposed to meet the required linearity of the low-noise amplifier (LNA) in the wireless system. A linearizer was manufactured using the PMOS and thick-oxide NMOS to cancel the nonlinear current that is generated from the NMOS common-source (CS) amplifier. The 0.18μm CMOS process was used to manufacture a 2GHz-band amplifier to verify the proposed method. The IIP3 of the LNA that had the PMOS IMD sinker was 10.3 dBm, which was 8 dB higher than in the case without the linearizer. The IIP3 of the differential amplifier, to which the thick-oxide NMOS IMD sinker was applied, was 11 dBm, which was 7.5 dB higher than before. The linearizer reduced the gain of the LNA and increased the noise figure. To solve this problem, the cross-coupled post-linearization (CCPL) technique for the differential amplifier was proposed to ensure its linearity without disadvantages in the other functions of the LNA due to the post linearizer. A 2 GHz-band LNA with CCPL was designed and manufactured. The IIP3 of the LNA was 10.2 dBm, which was 6.6 dB higher than in the case without the linearizer. The linearizer slightly increased the gain of the amplifier, and hardly degraded the noise performance. In the actual cascode structure, unlike in the ideal case, the nonlinear signal that is generated from the common-gate (CG) amplifier due to the finite drain-source resistance rds and the parasitic capacitance affects the linearity of the cascode amplifier. The nonlinear analysis of the CS and CG amplifiers was used to analyze how they affect the linearity of the cascode amplifier. A trade-off between the IIP3 and the gain with respect to the load impedance of the cascade amplifier occurred, which indicated that there is an optimal load impedance that maximizes the OIP3 of the amplifier. 무선 시스템에서 요구되는 저잡음 증폭기의 선형성을 만족하기 위해 본 논문에서는 후치 선형화 기법을 제안하였다. PMOS 및 후막 NMOS를 이용한 선형화기를 제작하여 NMOS 공통 소스 증폭기에서 발생하는 비선형 전류를 상쇄하였다. 제안된 방법을 검증하기 위해 0.18 μm CMOS 공정을 이용하여 2 GHz 대역의 증폭기를 설계하였다. PMOS 선형화기를 이용한 저잡음 증폭기의 측정 결과 IIP3는 10.3 dBm으로 선형화기가 없는 경우와 비교해 8 dB의 IIP3의 개선 결과를 얻었다. 그리고 후막 NMOS를 이용한 차동 증폭기의 IIP3는 11 dBm으로 7.5 dB의 IIP3 개선 결과를 얻었다. 그러나 선형화기에 의해 LNA의 이득이 감소하고 잡음 지수가 증가하는 문제점이 발생하였다. 이를 해결하기 위해 차동 구조의 증폭기에서 크로스 커플드 후치 선형화 기법을 제안하여 선형화기에 의해 LNA의 다른 성능의 열화 없이 선형성을 제안하였다. 크로스 커플드 후치 선형화 기법을 적용한 2 GHz 대역의 LNA를 설계하여 선형화기가 없는 경우와 비교해 6.6 dB 개선된 10.2 dBm의 IIP3를 얻었다. 이 때 선형화기에 의해 증폭기의 이득은 약간 증가하고 잡음 특성의 열화는 거의 발생하지 않았다. 이상적인 경우와 달리 실제 캐스코드 구조에서는 유한한 드레인-소스 저항인 rds 및 기생 캐패시턴스로 인해 공통 게이트 증폭기에서 발생하는 비선형 신호가 캐스코드 증폭기의 선형성에 영향을 주게 된다. 이를 위해 CS 증폭기와 CG 증폭기의 비선형 해석을 이용하여 이들이 캐스코드 증폭기의 선형성에 미치는 영향을 해석하였다. 캐스코드 증폭기의 부하 임피던스에 대한 이득과 IIP3의 트레이드오프가 발생하였고 이로 인해 증폭기의 OIP3가 최대가 되는 최적의 부하 임피던스가 존재하는 것을 확인하였다.

향상된 Parallelism과 Early Termination 기반 고속 H.264/AVC 하이 프로파일 인트라 프레임 인코더

김태성 서울대학교 대학원 2013 국내석사

H.264/AVC는 Joint Video Team (JVT)가 발표한 압축 표준으로 영상 압축, 저장, 전송 등 다양한 분야에 사용되고 있다. H.264.AVC 하이 프로파일 인트라 프레임 인코더는 적은 하드웨어 리소스와 저전력 응용 분야에 적합하다. 하이 프로파일은 고해상도 영상을 대상으로 하고 있다. 즉, 하이 프로파일 인코더의 동작 속도는 베이스라인/메인 프로파일의 하드웨어 보다 더욱 빨라야 한다. 이전 베이스라인/메인 프로파일의 인트라 프레임 인코더 하드웨어에 관한 연구는 Early Decision과 Early Termination 알고리즘으로 인코딩을 고속화 하였고 하드웨어 효율을 높였다. 본 논문은 Luma 8x8 예측이 Luma 4x4/16x16, Chroma 8x8 예측과 병렬로 인코딩을 수행하는 하드웨어 기반의 하이 프로파일 인트라 예측 인코더를 제안한다. 제안된 하드웨어는 베이스라인/메인 프로파일의 인트라 프레임 인코더 와 하드웨어 리소스를 공유하지 않기 때문에 쉽게 베이스라인/메인 프로파일의 하드웨어와 합쳐 하이 프로파일 인트라 프레임 인코더를 구성할 수 있다. 하이 프로파일 Luma 8x8 인트라 예측 인코더의 고속화를 예측 위해 예측 모드 수행 순서 조절 방법과 IDCT(Inverse Descrete Cosine Transform)순서 조절 방법을 제안하여 하드웨어의 idle cycle을 제거하였고, modified three-step 알고리즘을 제안한 하드웨어에 맞도록 수정하였으며, Luma 8x8 예측 모드 사이의 Early Termination을 적용하여 Luma 8x8 인트라 예측 인코더의 고속화를 이루었다. 또한 Luma 8x8 예측의 결과를 이용하여 Luma 4x4/16x16 예측을 더욱 고속화 하는 Luma 4x4/16x16 예측의 확장된 Early Termination을 제안한다. 제안된 하드웨어는 Verilog-HDL로 구현, 검증되어 Dongbu 0.13um 공정으로 합성되었다. 실험 결과 Quad-HD영상에서 312 cycle, Full-HD영상에서 314 cycle, HD 영상에서 319 cycle의 평균 수행 속도를 보여주었다. JM 13.2 reference software와 비교하였을 때 Bit rate는 0.81%증가 하였고 PSNR은 0.038dB 감소하였다. JM 13.2 reference software와 RD-성능에서 큰 차이는 없지만, 이전 연구들 보다 빠른 속도를 달성 하였다.

매립형 저항체를 위한 TaN-Ag 박막의 관한 연구

김태성 성균관대학교 일반대학원 2010 국내석사

Tantalum nitride has many properties which make it attractive for use as structural elements in integrated circuits in many industrial applications, namely its mechanical hardness, chemical inertness and corrosion resistance. In addition, it can also be applied to thin film resistors(TFRs). The most important parameters of TFRs are their temperature coefficient of resistance (TCR) and specific resistivity. TaN thin films have good electrical properties in terms of their resistivity, but a large negative TCR. A low or near-zero TCR is required for the purpose of achieving high reliability in TFRs. Accordingly, in an attempt to obtain low TCR values close to zero, we examined TaN-Ag nanocomposite thin films. In this study, we investigated on microstructure of the film, availabilities of the application for PCB, and effect of multi-layered thin film resistor. In these films, we observed the dispersion of Ag particles in the TaN matrix with all Ag particles separated from one another and completely surrounded by the matrix. In order to evaluate the effect of the Ag nanoparticles present on the surface on the properties of the film, selective etching of Ag was performed, and the change of resistance and TCR was measured as a function of etch time. The resistivity of the film increased with increasing etching time during the initial 60 seconds, however no further increase was observed. The other hand, the TCR values of the as deposited and etched films were almost the same. This means that the Ag particles on the surface did not have a significant effect on the TCR. TaN-Ag on BT were fabricated by process of commercial etching and lift-off technique. The resistance and TCR were 570Ω/□, 65ppm/K, respectively. It means that TaN-Ag thin film were available for embedded resistor. For restricte oxidation, and Cu diffusion of the film, TaN/TaN-Ag/TaN multi-layer film were designed. In these films, Cu diffusion and oxidation were not obtained.

자동변속기 토크 컨버터의 록업 클러치 슬립制御 로직과 클러치 發熱性能 시뮬레이터 開發

김태성 성균관대학교 공과대학원 2008 국내석사

본 연구에서는 자동변속기 록업 클러치의 슬립제어 성능을 고찰하기 위하여 AMESim을 이용한 자동변속기 차량의 록업 클러치 슬립제어 성능 시뮬레이터를 개발하고 록업 클러치 슬립 시 발열 및 열전달에 대한 열역학적 모델을 제시하였다. 그리고 슬립속도 오차와 드로틀 개도(TVO) 및 도로 경사도를 고려한 슬립속도 제어기를 설계하였으며 개발된 시뮬레이터를 이용하여 설계된 제어기의 성능과 슬립제어로 인한 연비 향상 효과를 고찰하였다. 상세한 연구 결과는 다음과 같다. 1) 자동변속기 토크컨버터의 록업 클러치 슬립제어 성능 해석을 위하여 AMESim을 사용한 차량 시뮬레이터를 개발하였다. 차량 시뮬레이터는 특히 록업 클러치 슬립제어시의 토크 전달과 슬립속도에 초점을 두고 마찰재에 의한 토크 전달 뿐만 아니라 클러치 직결 부근에서의 유체에 의한 토크 전달을 효과적으로 표현하기 위하여 유막 동역학(film dynamics)을 사용하여 클러치 모델링을 수행하였다. 2) 록업 클러치 슬립시 발생되는 마찰열 해석을 위하여 본드그래프 모델링 기법과 MATLAB Simulink를 사용하여 록업 클러치 발열 성능 시뮬레이터를 개발하였다. 개발된 발열 성능 시뮬레이터의 성능 검증을 위하여 록업 클러치 열해석 성능 시험장치를 제작하고 발열성능 시험을 수행하였다. 시뮬레이션 결과 클러치 각 부분의 시간에 대한 온도 변화가 실험값과 유사한 경향을 보여 개발된 클러치 발열 성능 시뮬레이터의 성능을 검증하였다. 3) 도로 주행시 예상되는 운전자의 가속 의지 변화와 도로 경사도 변화에 대응 이 가능한 클러치 슬립제어기의 설계를 위하여 기존의 피드백 PID제어에 드로틀 개도량 변화와 도로 경사도 변화에 의한 피드포워드 제어항을 추가하여 제어기를 설계하였다. 드로틀 개도량 변화는 차량에 장착된 TPS(throttle position sensor)를 사용하여 그 값을 가정하고 드로틀 개도량이 커질수록 클러치 제어 압력이 비례하여 증가하도록 설계하였다. 도로 경사도 변화는 차량 동력학을 이용하여 추정된 도로 경사도 값을 제어에 사용하였다. 설계된 제어기 검증을 위하여 개발된 AMESim 차량 시뮬레이터를 사용하여 슬립제어 성능을 고찰하였다. 시뮬레이션 결과 본 연구에서 설계된 제어기가 드로틀과 도로 경사도 변화에 대하여 기존의 제어기 보다 제어응답 속도가 우수하며 최고 오차값이 낮은 것을 확인할 수 있었다. 4) 록업 클러치 슬립제어를 통한 차량의 연비 향상을 고찰하기 위하여 FTP-75주행모드 시뮬레이션을 수행하였다. 변속 시점은 저드로틀 구간의 이코노미 모드 변속 스케쥴을, 고드로틀 구간의 파워모드 변속 스케쥴을 사용하여 변속맵을 설정하였으며 록업 영역은 토크 컨버터의 속도비를 사용하여 설정하였다. 시뮬레이션 결과 록업 해제와 직결만을 수행하였을 경우 연구 대상차량의 연비는 9.22, 록업 클러치 슬립제어와 록업 해제, 직결을 모두 수행하였을 경우 연비는 9.50로 록업 클러치를 사용하지 않은 경우의 9.10보다 각각 1.3%, 4.3%가량 연비가 향상됨을 확인하였다. In this paper, a torque converter lock-up clutch slip control vehicle simulator is developed for automatic transmission using AMESim. In this simulator, film dynamics of clutch is considered to express clutch torque transfer characteristics effectively when the torque converter lock-up clutch is slipping. Using the simulator, performance of the clutch slip control logic is investigated. From the simulation, it is found that the slip control logic proposed in this study shows better performance than the conventional control logic when the throttle valve opening and road slope are changed. In addition a clutch heat generation performance simulator is also developed using bondgraph model and MATLAB Simulink when the lock-up clutch is slipping Simulation results of the clutch plate temperature, oil temperature are in good accordance with the experimental results, which demonstrates the validity of the simulation. From the vehicle performance simulation using the torque converter lock-up clutch slip control logic, it is found that the fuel economy is improved as much as 4.3 percent by the lock-up clutch slip control and 1.3 percent by the lock-up clutch on/off control for FTP 75 mode. It is expected that the torque converter lock-up clutch performance simulator and slip control logic can be used in design of the automatic transmission.

유연한 블록 크기를 갖고 내구성을 향상시킨 플래시 메모리 설계

김태성 성균관대학교 2007 국내석사

본 논문에서는 여러 가지의 logic system에 대응할 수 있도록 유연한 블록 크기를 갖는 플래시 메모리(flash memory)를 제공한다. 기본적으로 플래시 메모리와 EEPROM을 각각 256Kbyte의 크기로 총 512Kbyte의 셀 배열로 이루어져 있다. 입력 옵션 값에 따라 많은 수의 EEPROM의 작은 단위의 블록들을 플래시 메모리 블록에 포함 할 수 있도록 구성 하여 플래시 메모리 블록의 크기를 EEPROM의 블록 크기인 byte 단위로 다양하게 선택할 수 있도록 한다. 다음은 셀의 내구성 문제를 개선하기 위한 방법으로, 내구성 문제로 소거 된 셀의 전류의 양이 줄어드는 현상을 보완하는 sensing 회로를 제안한다. 제안된 회로는 sensing 회로의 이득을 높이기 위하여 간단한 차동 증폭기를 추가하여, 프로그램 된 셀을 sensing할 때 이득을 올리는 불필요한 부분은 제외 하고 소거 된 셀에 대해서만 이득을 높이는 방법을 사용한다. 이득을 높이는 기준은 내구성에 영향을 받지 않은 소거 된 셀을 사용하여서 내구성이 약해진 소거 된 셀을 sensing할 때에도 sensing 동작이 느려지는 현상을 방지한다. 기존 회로에서 sensing 동작으로 정의 된 시간이 가장 느린 경우가 13ns였는데, 본 논문에서 제안된 회로는 5ns로 짧아지는 것을 확인하였다. 끝으로 플래시 메모리의 프로그래밍 효율을 높이기 위한 새로운 방식의 회로를 제안한다. 제안된 회로는 프로그래밍 시에 셀에 흐르는 프로그래밍 전류와 온도 변화에 의해서 실제 셀에 인가되는 high-voltage level이 저하되는 문제점을 해결하기 위하여, 온도 변화에 독립적이고 프로그래밍 전류 변화에 영향을 받지 않는 구조를 갖는다. 본 회로를 90nm 공정을 이용한 embedded 플래시 메모리에 적용한 결과, 프로그래밍 공급 전압의 변화율이 기존 5%에서 2.5%로 개선되었으며, layout 크기도 30% 가량 감소 시켰음을 확인하였다. This paper describes the Flash memory system which has configurable block size compatible to various logic systems. It consists of a number of 512KB cell array blocks each of which consists of 256KB Flash memory and 256KB EEPROM. According to input signal option, Flash memory block is able to contain a number of small EEPROM sub-blocks such that Flash memory block size can be configured to various sizes of EEPROM by byte level. Additionally this paper presents the endurance-compensating sensing circuit which compensates the reduced current of erased cell after endurance period. The presented circuit uses differential amplifier to enhance the gain of only erased cell, not programmed cell, so that sensing speed of erased cell after endurance period can be enhanced. Sensing speed of original circuit is 13ns, but that of this paper is 5ns. Finally this paper presents a novel circuit scheme to improve the programming efficiency of flash memory devices. The proposed circuit is highly immune to temperature and programming current variations, so that the high-voltage level applied to a selected flash cell maintains a uniform voltage level for these variations. The experimental result for a 90nm embedded flash memory incorporating the proposed circuit indicates that the variation of programming voltage is reduced from 5 % to 2.5 % with silicon area reduced by 30 %.