고성능 프로세서-메모리 혼합 구조의 설계 및 성능 분석

김신덕(Kim Shin Dug),김영식(Kim Young Sik),한탁돈(Han Tack Don) 한국정보처리학회 1998 정보처리학회논문지 Vol.5 No.10

The widening performance gap between processor and memory causes an emergence of the promising architecture, processor-memory (P-M) integration. In this paper, various design issues for P-M integration are studied. First, an analytical model of the DRAM access time is constructed considering both the bank conflict ratio and the DRAM page hit ratio. Then the points of both the performance improvement and the performance bottle neck are found by the proposed model as designing on-chip DRAM architectures. This paper proposes the new architecture, called the delayed precharge bank architecture, to improve the performance of memory system as increasing the DRAM page hit ratio. This paper also adapts an efficient bank interleaving mechanism to the proposed architecture. This architecture is verified to be better that the hierarchical multi-bank architecture as well as the conventional bank architecture by execution driven simulation. Eight SPEC95 benchmarks are used for simulation as changing parameters for the cache architecture, the number of DRAM banks, and the delayed time quantum.

성능 확장형 공유메모리구조의 병렬시스템 설계

김신덕(Shin Dug Kim) 광운대학교 인문사회과학연구소 1994 인문사회과학논문집 Vol.23 No.-

멀티미디어 내장형 시스템을 위한 저전력 데이터 캐쉬 설계

김정길,김신덕,Kim Cheong-Ghil,Kim Shin-Dug 한국정보처리학회 2006 정보처리학회논문지 A Vol.13 No.2

대용량의 데이터 처리가 요구되는 내장형 시스템에서 메모리의 비중은 아주 중요하며, 특히 제한적인 메모리를 최적으로 이용하기 위하여 응용의 특성을 활용하는 온칩(on-chip) 메모리 구조의 설계가 필요하다. 본 논문에서는 멀티미디어 응용을 위한 내장형 시스템에서 저전력을 위하여 작은 용량으로 설계되었으나 우수한 성능을 보이는 데이터 캐쉬(data cache)가 제안된다. 제안되는 캐쉬는 컴파일러의 도움 없이 구조적인 특징과 간단한 동작 메커니즘만을 이용하여 해당 응용의 데이터 지역성(data locality)을 효과적으로 반영할 수 있도록 작은 블록 크기를 지원하는 4KB 용량의 직접사상 캐쉬(direct-mapped cache)와 큰 블록을 지원하는 1KB 용량의 완전연관 버퍼(fully-associative buffer)로 구성되어 진다. 전체 5KB의 작은 캐쉬 용량으로 인한 성능 저하를 보완하기 위하여 멀티미디어 응용의 알고리즘 특성을 기반으로 응용 적응적인 다중 블록 선인출(adaptive multi-block prefetching) 기법과 효과적 블록 필터링(effective block filtering) 기법이 제안되었다 시뮬레이션 결과에 따르면 제안된 5KB 캐쉬는 기존의 16KB 4-way 집합연관 캐쉬와 동등한 성능을 보이면서 소비 전력 면에서는 40% 이상의 감소를 보이고 있다. One of the most effective ways to improve cache performance is to exploit both temporal and spatial locality given by any program executional characteristics. This paper proposes a data cache with small space for low power but high performance on multimedia applications. The basic architecture is a split-cache consisting of a direct-mapped cache with small block sire and a fully-associative buffer with large block size. To overcome the disadvantage of small cache space, two mechanisms are enhanced by considering operational behaviors of multimedia applications: an adaptive multi-block prefetching to initiate various fetch sizes and an efficient block filtering to remove rarely reused data. The simulations on MediaBench show that the proposed 5KB-cache can provide equivalent performance and reduce energy consumption up to 40% as compared with 16KB 4-way set associative cache.

J2ME 를 이용한 모바일 디바이스에서의 원격 제어 시스템 설계 및 구현

지신행 ( Shin-haeng Ji ),김신덕 ( Shin-dug Kim ) 한국정보처리학회 2005 한국정보처리학회 학술대회논문집 Vol.12 No.2

최근 들어 유선 인터넷 환경에서의 다양한 컨텐츠가 무선 인터넷 기반의 환경으로 이동하면서 휴대폰이나 PDA, PMP 와 같은 소형 모바일 디바이스를 이용한 무선 인터넷 서비스가 급격히 늘어나고 있다. 본 논문에서는 모바일 환경에서 원격제어 시스템 구현을 위해 JAVA 의 JVM(Java Virtual Machine) 및 API 로 구성된 J2ME(JAVA 2 Micro Edition) 기술과 에뮬레이터를 이용하여 모바일 디바이스에서 원거리의 시스템을 원격제어하고 데이터의 전송을 가능하게 하는 시스템("Smart-Anywhere")을 설계 및 구현하였다. 이로써 향후 다양한 모바일 응용프로그램을 개발하는데 기초가 될 뿐만 아니라 언제 어디서나 디바이스간의 통신이 가능한 Smart-Anywhere 엔진의 이점을 이용하여 미래의 유비쿼터스 홈 네트워크 환경에서 각종 장비들에 대한 접근과 원격 제어할 수 있는 시스템에도 널리 활용 할 수 있을 것이다.

High Performance Coprocessor Architecture for Real-Time Dense Disparity Map

김정길,김신덕,Kim, Cheong-Ghil,Srini, Vason P.,Kim, Shin-Dug Korea Information Processing Society 2007 정보처리학회논문지 A Vol.14 No.5

본 논문에서는 위상기반 양안스테레오정합 알고리즘을 이용, 실시간으로 dense disparity map을 추출 가능한 고성능 가속기 구조를 설계하였다. 채택된 알고리즘은 웨이블릿 기반의 위상차 기법의 강건성과 위상상관 기법의 기본적인 control 기법을 결합한 Local Weighted Phase Correlation(LWPC) 스테레오정합 알고리즘으로서 4개의 주요 단계로 구성이 되어 있다. 해당 알고리즘의 효율적인 병렬 하드웨어의 설계를 위하여, 제안된 가속기는 각 단계의 기능블록은 SIMD(Single Instruction Multiple Data Stream) 모드로 동작하게 되며, 전체적으로 각 기능 블록은 파이프라인(pipeline) 모드로 실행된다. 그 결과 제안된 구조에서 제시된 파이프라인 동작 모드의 선형 배열 프로세서는 행렬 순차수행 방법에 의한 2차원 영상처리에서 전치메모리의 필요를 제거하면서도 연산의 일반성과 고효율을 유지하게 한다. 제안된 하드웨어 구조는 Xilinx HDL을 이용하여 필요한 하드웨어 자원을 look up table, flip flop, slice, memory의 소모량으로 표현하였으며, 그 결과 실시간 처리 성능의 단일 칩 구현 가능성을 보여주었다. This paper proposes high performance coprocessor architecture for real time dense disparity computation based on a phase-based binocular stereo matching technique called local weighted phase-correlation(LWPC). The algorithm combines the robustness of wavelet based phase difference methods and the basic control strategy of phase correlation methods, which consists of 4 stages. For parallel and efficient hardware implementation, the proposed architecture employs SIMD(Single Instruction Multiple Data Stream) architecture for each functional stage and all stages work on pipelined mode. Such that the newly devised pipelined linear array processor is optimized for the case of row-column image processing eliminating the need for transposed memory while preserving generality and high throughput. The proposed architecture is implemented with Xilinx HDL tool and the required hardware resources are calculated in terms of look up tables, flip flops, slices, and the amount of memory. The result shows the possibility that the proposed architecture can be integrated into one chip while maintaining the processing speed at video rate.

3차원 그래픽을 위한 Geometry 프로세서의 설계

정철호,박우찬,김신덕,한탁돈,Jeong, Cheol-Ho,Park, Woo-Chan,Kim, Shin-Dug,Han, Tack-Don 한국정보처리학회 2000 정보처리논문지 Vol.7 No.1

본 논문에서는 3차원 그래픽의 처리 과정 중 부동 소수점 연산이 많은 소요되는 geometry 프로세싱 처리 방법과 계산량을 단계별로 분석하였다. 그리고, 그래픽 프로세싱의 수행 특성을 추출하여, 이에 맞는 기능 유닛을 설계하고, 데이터 처리 방안과 제안하는 geometry 프로세서의 구조를 설명한 다음, 성능을 분석하였다. 제안하는 geometry 프로세서는 부동 소수점 덧셈, 곱셈, 나눗셈 연산을 동시에 수행 가능하며, geometry 프로세싱 전 단계를 수행하는데 23.5%의 성능 향상이 있었다. 그리고, 나눗셈/제곱근 연산을 위해서 면적대 성능비가 우수한 SRT 나눗셈 연산기를 추가하여 곱셈 연산기를 이용하는 연산기보다 약 23%의 성능 향상을 이루었다. In this thesis, the analysis of data processing method and the amount of computation in the whole geometry processing is conducted step by step. Floating-point ALU design is based on the characteristics of geometry processing operation. The performance of the devised ALU fitting with the geometry processing operation is analyzed by simulation after the description of the proposed ALU and geometry processor. The ALU designed in the paper can perform three types of floating-point operation simultaneously-addition/subtraction, multiplication, division. As a result, the 23.5% of improvement is achieved by that floating-point ALU for the whole geometry processing and in the floating-point division and square root operation, there is another 23% of performance gain with adding area-performance efficient SRT divisor.

Analyzing Pattern-based Prefetching Method for DRAM/NVM Hybrid Main Memory System

Jeong-Geun Kim(김정근),Yun-Su Cho(조윤수),Shin-Dug Kim(김신덕) 한국통신학회 2019 한국통신학회 학술대회논문집 Vol.2019 No.1

실시간 단일 패스 가시성 선별 기법 기반의 3차원 그래픽스 가속기 구조

주지원,최문희,김신덕,Choo, Catherine,Choi, Moon-Hee,Kim, Shin-Dug 한국정보처리학회 2008 정보처리학회논문지 A Vol.15 No.1

차폐 선별 기법은 가시성 선별 기법 중 하나로, 다른 물체에 가려서 보이지 않는 물체나 삼각형에 대한 연산을 제외시키는 기법이다. 이는 불필요한 연산량을 효과적으로 줄이기 ??문에 복잡한 장면을 실시간으로 처리하기 위해 필수적이다. 하지만 기존의 차폐 선별 기법인 차폐 쿼리는 가시성 검사를 위해 물체 데이터를 하드웨어에 두 번 보내야 하며, 이로 인해 불필요한 연산이 발생한다. 또 다른 기존 하드웨어 차폐 선별 기법인 VCBP는 빠른 수행을 하지만 바운딩 볼륨의 검사를 지원하지 않으며 응용으로 그 결과를 보내는 기능이 없다. 본 논문에서는 이러한 문제점들을 해결한 가시성 선별과 렌더링을 한 번에 처리할 수 있는 단일 패스 알고리즘을 제안한다. 제안하는 기법은 일차적으로 3차원 가속 하드웨어의 초기 단계인 삼각형을 픽셀로 나누는 래스터화 단계에서 캐쉬를 이용하여 빠르게 가시성 선별을 수행한다. 그와 동시에 가시성 선별 과정에서는 각 프리미티브의 가시성 정보를 응용단계로 보낸다. 응용단계에서는 하드웨어로부터 받은 이전 프레임의 가시성 정보와 공간계층 트리 구조를 이용하여 하드웨어로 보내는 보이지 않는 프리미티브를 위한 데이터량을 획기적으로 줄인다. 제안하는 구조는 하드웨어 차폐 선별 쿼리를 이용하는 기존 이중 패스 알고리즘 중 S&W 대비 최대 44%, 최저 14%의 성능이 향상되었고, CHC 대비 최대 25%, 최저 17%의 성능이 향상되었다. An occlusion culling method, one of visibility culling methods, excludes invisible objects or triangles which are covered by other objects. As it reduces computation quantity, occlusion culling is an effective method to handle complex scenes in real-time. But an existing common occlusion culling method, such as hardware occlusion query method, sends objects' data twice to GPU and this causes processing overheads once for occlusion culling test and the other is for rendering. And another existing hardware occlusion culling method, VCBP, can test objects' visibility quickly, but it neither test bounding volume nor return test result to application stage. In this paper, we propose a single pass occlusion culling method which uses temporal and spatial coherency, with effective occlusion culling hardware architecture. In our approach, the hardware performs occlusion culling test rapidly with cache on the rasterization stage where triangles are transformed into fragments. At the same time, hardware sends each primitive's visibility information to application stage. As a result, the application stage reduces data transmission quantity by excluding covered objects using the visibility information on previous frame and hierarchical spatial tree. Our proposed method improved maximum 44%, minimum 14% compared with S&W method based on hardware occlusion query. And the performance is increased 25% and 17% respectively, compared to maximum and minimum performance of CHC method which is based on occlusion culling method.

인공 신경망을 위한 효과적인 메모리-프로세서 집적 어레이

김영식(Youngsik Kim),노미정(Mi-Jung Noh),한탁돈(Tack-Don Han),김신덕(Shin-Dug Kim),양성봉(Sung-Bong Yang) 한국정보과학회 1998 정보과학회논문지 : 시스템 및 이론 Vol.25 No.7

본 논문에서는 인공 신경망을 위한 메모리 기반 프로세서 어레이 (MPAA : memory_based processor array for artificial neural networks)라 불리는 효과적인 메모리-프로세서 집적 구조를 제안한다. MPAA는 메모리 인터페이스를 통해 어떠한 호스트 시스템과도 쉽게 통합될 수 있다. MPAA 시스템은 행렬-벡터 곱셈과 같은 기본적인 인공 신경망 계산 모델에 적합하도록 행과 열의 혼합 디코딩을 통하여 메모리의 행과 열, 두 가지 단위로 모두 접근이 가능하도록 설계되었다. 또한 대표적 신경망 모델인 다층 퍼셉트론 역전파 학습을 MPAA 시스템에 매핑하는 방법을 기술하였다. 제안하는 매핑 알고리즘은 뉴런 단위와 충 단위 두 가지의 병렬성을 모두 지원하여 회상 단계뿐 만 아니라 학습 단계에도 학습 패턴의 파이프라인 수행이 가능하다. 두 가지 성능 지수인 계산 스텝과 비용 측면에서 성능 비교 평가를 하였다. 그 결과, 제안하는 구조 및 알고리즘은 기존의 1차원 SIMD, 2 차원 SIMD, 시스톨릭 어레이 구조 보다 우수함을 보였다. In this paper an effective memory-processor integrated architecture, called memory_based processor array for artificial neural networks (MPAA), is proposed. The MPAA can be easily integrated into any host system via memory interface. Specifically, the MPAA system provides an efficient mechanism for its local memory accesses allowed by the row basis and the column basis using the hybrid row and column decoding, which is suitable for the computation model of ANNs such as the accessing and alignment patterns given for matrix-by-vector operations. Mapping algorithms to implement the multilayer perceptron with backpropagation learning on the MPAA system are also provided. The proposed algorithms support both neuron and layer level parallelisms which allow the MPAA system to operate the learning phase as well as the recall phase in the pipelined fashion Performance evaluation is provided by detailed comparison in terms of two metrics such as the cost and the number of computation steps. The results show that the performance of the proposed architecture and algorithms is superior to those of the previous approaches, such as one-dimensional single instruction multiple data (SIMD) arrays, two-dimensional SIMD arrays, systolic ring structures. and hypercube machines.

모바일 P2P 환경에서 이동 노드 주소 변경 전파를 통한 효율적 Overlay 망 유지 기법

김동욱 ( Dong-wook Kim ),이어형 ( Eo-hyung Lee ),홍충표 ( Chung-pyo Hong ),김신덕 ( Shin-dug Kim ) 한국정보처리학회 2009 한국정보처리학회 학술대회논문집 Vol.16 No.1

최근 유비쿼터스 및 모바일 환경에서 Peer-to-Peer(P2P)시스템에 대한 연구들이 활발히 진행되고 있다. 모바일 환경에서는 모바일 환경의 제약사항과 함께 이동성이라는 특징이 중요하게 고려된다. 노드의 이동에 의해서 네트워크의 주소가 변경되어 P2P 네트워크 망에서 유효하지 않은 접속 정보들이 생기고 이러한 정보들이 검색 및 P2P 시스템의 전체적인 성능을 떨어뜨리게 된다. 이 논문은 이러한 접속 정보들의 불일치를 해결하여 접속 정보를 유지하기 위한 효과적인 방법론인 이동전파 알고리즘을 제안한다. 이 알고리즘은 접속 정보의 불일치를 해결하기 위해 정보를 빠르게 처리해서 P2P 시스템의 성능을 향상하는 것을 목표로 한다. DHT 기반 P2P 시스템을 기반으로 하여 제안하는 알고리즘을 적용하여 실험을 하였으며, 그 결과로 처음 신규 발견된 정보를 재 발견하는 경우에 성능이 기존의 DHT 기반의 P2P 시스템보다 80% 향상되었음을 알 수 있다.