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- 저자 : 蔡相勳 (검색결과 127 건)
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채상훈,손영수,Chai, Sang-Hoon,Son, Young-Soo 한국전기전자재료학회 2004 전기전자재료학회논문지 Vol.17 No.11
In this study, photoresist stripping in semiconductor or LCD (liquid crystal display) fabrication processes using DIO, was investigated. In order to obtain the high PR stripping efficiency of DIO. we have developed new ozone-generating system with high ozone concentration and ozone-resolving system with high contact ratio. In this study, we obtained ozone gas concentrations of 11 % by new ozone-generating system, ozone-resolving efficiency of 99.5 % and maximum solubility of 130 ppm in deionized water. We applied the newly designed equipments to photoresist stripping processes and obtained similar results to SPM(sulfuric-peroxide mixture) process characteristics.
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155.52 Mbps CMOS 데이타 트랜스미터의 설계
채상훈,김길동,송원철 대한전자공학회 1996 전자공학회논문지-B Vol.b33 No.3
A CMOS transmitter ASIC for the ATM switching system etc., was designed to transmit 155.52 Mbps serial data transformed from 19.44 Mbps parallel data. 155.52 MHz clock for synchronization of data is genrated using reference 19.44 MHz clock by an analog PLL while parallel to serial data conversion is done by a digital circuit. Circuit simulations confirm that PLL locking and data conversion are accomplished successfully. The area of the designed ASIC chip is 1.3${\times}1.0mm^2$. The locking time and the power consumption of the chip are about 600 nsec and less than 150 mW, respectively.
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V형 홈 형성에 의한 $N^+P$ 접합형 태양전지의 효율 개선
채상훈,김재창,이양성,Chae, Sang-Hun,Kim, Jae-Chang,Lee, Yang-Seong 대한전자공학회 1984 전자공학회지 Vol.21 No.1
결정면이 (100)인 실리콘 웨이퍼 위에 열확산(thermal diffusion)법을 이용하여 표면에 V형 흠이 형성된 N+P 태양전지를 제작하였다. (100) 실리콘 표면에 V형 홈을 형성시키기 위하여 이방성 부식용액으로는 etylendiamine, water, pyrocathecol 혼합용액을 사용하였다. 100mW/㎠의 조명아래에서 V형홈을 형성시킨 태양전지가 효율면에서 일반 평면 N+P 태양전지보다는 2.5∼3.5%, texturized 태양전지보다는 0.4∼0.6%정도의 증가를 보였다. V-groove N+P solar cell is fabricated by thermal diffusion in silicon wafer with (100) crystal structure. To form the V-grooves in (100) silicon surface, a mixture of etylen-diamine, water, pyrocathecol is used as the etchant of anisotropic etching. Under light intensity of 100mW/$\textrm{cm}^2$, the efficiency of the V-groove solar cell is 2.5-3.5% greater than the conventional N+P solar cell and 0.4-0.6% greater than the texturized one.
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채상훈,이진효,Chae, Sang-Hun,Lee, Jin-Hyo 한국전자통신연구원 1986 전자통신 Vol.8 No.4
교환기, 컴퓨터 등 고속으로 동작하는 통신 시스팀에 쓰이는 반도체 소자를 제조하기 위한 고속 바이폴라 기술에 대해서 논하고자 한다. 고속으로 동작하는 집적회로를 얻기 위해서는 바이폴라 형태의 소자가 주로 이용되고 있으며, PSA구조에 의한 바이폴라 소자는 미래의 정보화시대에 크게 각광을 받을것으로 주목되고 있다. 그 중에서도 특히 비활성 베이스 영역의 크기를 축소시킨 형태의 PSA바이폴라 소자는 초고속 특성을 나타내므로 많은 관심의 대상이 되고 있다.
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다결정 실리콘 Self-align에 의한 바이폴라 트랜지스터의 제작
채상훈,구진근,김재련,이진효,Chae, Sang-Hun,Gu, Jin-Geun,Kim, Jae-Ryeon,Lee, Jin-Hyo 한국전자통신연구원 1985 전자통신 Vol.7 No.4
바이폴라 소자로 구성된 회로가 양호한 특성을 갖기 위해서는 개별 소자의 동작 속도, 집적도 및 전력 소비 특성이 좋아야 한다. 그런데 지금까지 주로 사용해온 기존의 SBC 바이폴라 트랜지스터로는 이들 특성을 개선하는 데는 한계가 있었다. 일반적으로 바이폴라 트랜지스터는 면적이 줄어듦에 따라 이들 특성이 개선되므로 본 연구에서는 SBC 방법과는 다른 PSA 공정 방법을 개발하였다. 즉, 소자 격리에서의 종래의 PN 접합에 의한 방법과 다른 산화막에 의한 방법을 도입하였고 또한 에미터, 베이스 사이의 거리를 최소로 줄이기 위하여 다결정 실리콘에 의한 polysilicon self-align 방법으로 에미터 및 베이스를 형성시켰다. A polysilicon self-aligned bipolar n-p-n transistor structure is described, which can be used in high speed and high packing density LSI circuits The emitter of this transistor is separated less than $0.4\mum$ with base contact by polysilicon self-align technology. Through all the process, the active region of this device is not damaged. therefore a high performance device is obtained. Using the transistor with $3.0\mum$ design rules, a CML ring oscillator has per-gate minimum propagation delay time of 400 ps at 2.7 mW power consumption condition.
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