http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
Signal Integrity 연결선 테스트용 다중천이 패턴 생성방안
김용준(Yongjoon Kim),양명훈(Myung-Hoon Yang),박영규(Youngkyu Park),이대열(DaeYeal Lee),윤현준(HyunJun Yoon),강성호(Sungho Kang) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.1
현대 반도체의 소형화 및 고성능화로 인해 반도체 테스팅 분야는 다양한 문제점에 봉착하고 있다. 이중 연결선에 대한 signal integrity 문제는 SoC와 같은 고집적 회로에서 반드시 해결해야할 문제이다. 본 논문에서는 연결선의 signal integrity 테스트를 위한 효과적인 테스트 패턴 적용 방안을 제안한다. 제안하는 테스트 패턴은 경계 주사 구조를 통해 적용 가능하며, 상당히 짧은 테스트 시간으로 매우 효과적인 테스트를 수행할 수 있다. Semiconductor testing area challenges many testing issues due to the minimization and ultra high performance of current semiconductors. Among these issues, signal integrity test on interconnections must be solved for highly integrated circuits like SoC. In this paper, we propose an effective pattern application method for signal integrity test on interconnects. Proposed method can be applied by using boundary scan architecture and very efficient test can be preceded with pretty short test time.
Signal Integrity 연결선 테스트용 다중천이 패턴 생성방안
김용준(Yongjoon Kim),강성호(Sungho Kang) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.10
스캔 테스트 기법은 효과적인 테스트 성능 향상 기법이지만, 이를 위한 테스트 수행 시간이 너무나 길어진다는 단점이 있다. 본 논문에서는 동일한 테스트 입력을 이용하는 Illinois 스캔 기법을 기반으로 한 효율적인 스캔 테스트 기법을 제안한다. 제한하는 방안은 다수의 스캔 입력에 선택적으로 접근하여 다중 스캔 기법의 효과를 최대한으로 이용한다. 실험 결과는 제안하는 방안이 입력을 공유하기 위한 효율을 극대화 하여 매우 적은 테스트 시간과 테스트 데이터만을 필요로 함을 보여준다. Scan architecture is very effective design-for-testability technique that is widely used for high testability, however, it requires so much test time due to test vector shifting time. In this paper, an efficient scan test method is presented that is based on the Illinois scan architecture. The proposed method maximizes the common input effect via a scan chain selection scheme. Experimental results show the proposed method requires very short test time and small data volume by increasing the efficiency of common input effect.
김용준(Yongjoon Kim),이창환(Changhwan Lee),이균하(Kyoonha Lee) 한국정보과학회 1994 한국정보과학회 학술발표논문집 Vol.21 No.1
B-ISDN 실현을 위한 ATM 교환기에서 통계적 다중화된 셀들이 지나치게 많을 경우 망의 폭주 현상을 일으키게 된다. 따라서, 망의 안정된 상태를 유지하고 각 서비스의 QoS를 제공하기 위해서 트래픽을 제어하는 것이 필요하다. 특히 셀 전송 레벨에서 셀의 손실률 우선순위에 따라 셀의 흐름을 제어하는 것이 매우 효과적이다. 본 논문에서는 세개의 임계값을 갖는 PBS기법을 고려하여 AAL 프로토콜의 네가지 서비스 부류에 따라 셀의 우선순위를 셀의 헤더의 CLP비트와 Res 비트를 이용하여 4가지 우선순위의 셀을 제어하는 기법을 제안하였다. 셀의 우선순위를 AAL 프로토콜 서비스 분류에 따라 네가지로 분류함으로 ATM망과 같은 변동이 심한 망에서 서비스에 민감한 트래픽 제어를 할 수 있다. 제안한 기법의 성능 평가는 기존의 1개 및 2개의 임계값을 갖는 PBS기법에 대한 셀 손실 확률 및 지연시간 면에서 비교 하였다. 셀 손실 확률과 지연시간은 M/D/I/N 모델링을 사용하여 해석하였으며 각 등급의 셀 손실률은 실험을 통하여 검증하였다.
테스트 시간과 테스트 전력 감소를 위한 선택적 세그먼트 바이패스 스캔 구조
양명훈(Myung-Hoon Yang),김용준(Yongjoon Kim),박재석(Jaeseok Park),강성호(Sungho Kang) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.5
스캔 기반 테스트 방법은 큰 순차 회로를 테스트하기 위한 매우 효율적이며 널리 사용되는 방법이다. 그러나 스캔 기반 테스트 방법은 테스트 패턴을 긴 스캔 체인을 통해서 순차적으로 인가해야 하기 때문에 긴 테스트 인가 시간을 필요로 한다. 또한, 스캔 쉬프트 동작이 정상 동작과 비교할 때 전력 소모를 급격히 증가시킨다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 테스트 패턴 인가 시간과 테스트시의 전력 소모를 줄이기 위한 새로운 스캔 구조를 제안한다. 제안하는 스캔 구조는 스캔 체인을 여러 개의 세그먼트로 분할하고 specified bit를 포함하지 않는 세그먼트들을 바이패스 한다. 바이패스 되는 스캔 세그먼트들은 테스트 패턴 인가 동작에서 제외되기 때문에 테스트 패턴 인가 시간과 테스트시의 소모 전력이 상당히 줄어들게 된다. Since scan based testing is very efficient and widely used for testing large sequential circuits. However, since test patterns are serially injected through long scan chains, scan based testing requires very long test application time. Also, compared to the normal operations, scan shifting operations drastically increase power consumption. In order to solve these problems, this paper presents a new scan architecture for both test application time and test power reduction. The proposed scan architecture partitions scan chains into several segments and bypasses some segments which do not include any specified bit. Since bypassed segments are excluded from the scan shifting operation, the test application time and test power can be significantly reduced.
ACO를 이용한 저전력 ECC H-매트릭스 최적화 방안
이대열(Daeyeal Lee),양명훈(Myung-Hoon Yang),김용준(Yongjoon Kim),박영규(Youngkyu Park),윤현준(Hyunjun Yoon),강성호(Sungho Kang) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.1
본 논문에서는 Ant Colony Optimization(ACO)을 이용하여 Single-Error Correcting & Double-Error Detecting(SEC-DED)을 제공하는 메모리 ECC 체커 회로의 소비전력을 절감하는 방안을 제시한다. H-매트릭스를 통해 구현되는 SEC-DED 코드인 Hsiao 코드의 대칭성과 H-매트릭스 구성상의 높은 자유도를 이용하여 회로의 면적, 딜레이에 영향을 주지 않고 최소의 비트트랜지션이 일어나도록 H-매트릭스를 최적화한다. 실험을 통하여 H-매트릭스의 최적화를 위한 ACO 매핑과 파라메터의 설정을 알아보고 이의 구현 결과를 랜덤 매트릭스 구성을 통한 방식 및 기존의 GA알고리즘을 이용한 최적화 방식과 비교하여 소비 전력이 기존의 방식에 비해 절감될 수 있음을 보여준다. In this paper, a method using the Ant Colony Optimization(ACO) is proposed for reducing the power consumption of memory ECC checker circuitry which provide Single-Error Correcting and Double-Error Detecting(SEC-DED). The H-matrix which is used to generate SEC-DED codes is optimized to provide the minimum switching activity with little to no impact on area or delay using the symmetric property and degrees of freedom in constructing H-matrix of Hsiao codes. Experiments demonstrate that the proposed method can provide further reduction of power consumption compared with the previous works.
명령어 분석기를 이용한 고속 메모리 테스트를 위한 병렬 ALPG
윤현준(Hyunjun Yoon),양명훈(Myung-Hoon Yang),김용준(Yongjoon Kim),박영규(Youngkyu Park),박재석(Jaeseok Park),강성호(Sungho Kang) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.9
메모리의 속도가 빠르게 향상됨에 따라, 고속 메모리를 테스트하기 위한 테스트 장비가 요구되고 있다. 특히 고속 메모리를 사용자가 원하는 명령어를 그대로 사용하여 효율적으로 테스트할 수 있도록 패턴을 만들어 내는 알고리즘 패턴 생성기(ALPG)가 필요하다. 본 논문에서는 고속 메모리 테스트를 위한 새로운 병렬 ALPG를 제안한다. 제안하는 ALPG는 명령어 분석기를 통해 사용자가 실행하고자 하는 명령어를 그대로 사용하여 고속 메모리 테스트를 위한 패턴을 생성할 수 있다. As the speed of memory is improved very fast, the advanced test equipments are needed to test the ultra-high speed memory devices efficiently. It is necessary to develop the Algorithmic Pattern Generator (ALPG) that tests fast memory devices effectively using the instructions that testers want to use. In this paper, we propose a new parallel ALPG for the ultra-high speed memory testing. The proposed ALPG can generate patterns for fast memory devices at high speed using manual instructions by the Instruction Analyzer.