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ア ァ カ サ ザ タ ダ ナ ハ バ パ マ ヤ ャ ラ ワ ヮ ン イ ィ キ ギ シ ジ チ ヂ ニ ヒ ビ ピ ミ リ ウ ゥ ク グ ス ズ ツ ヅ ッ ヌ フ ブ プ ム ユ ュ ル エ ェ ケ ゲ セ ゼ テ デ ヘ ベ ペ メ レ オ ォ コ ゴ ソ ゾ ト ド ノ ホ ボ ポ モ ヨ ョ ロ ヲ ―

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ㅥ ㅦ ㅧ ㅨ ㅩ ㅪ ㅫ ㅬ ㅭ ㅮ ㅯ ㅰ ㅱ ㅲ ㅳ ㅴ ㅵ ㅶ ㅷ ㅸ ㅹ ㅺ ㅻ ㅼ ㅽ ㅾ ㅿ ㆀ ㆁ ㆂ ㆃ ㆄ ㆅ ㆆ ㆇ ㆈ ㆉ ㆊ ㆋ ㆌ ㆍ ㆎ
Α Β Γ Δ Ε Ζ Η Θ Ι Κ Λ Μ Ν Ξ Ο Π Ρ Σ Τ Υ Φ Χ Ψ Ω α β γ δ ε ζ η θ ι κ λ μ ν ξ ο π ρ σ τ υ φ χ ψ ω
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§ ※ ☆ ★ ○ ● ◎ ◇ ◆ □ ■ △ ▽ → ← ↑ ↓ ↔ 〓 ◁ ◀ ▷ ▶ ♤ ♠ ♡ ♥ ♧ ♣ ⊙ ◈ ▣ ◐ ◑ ▒ ▤ ▥ ▨ ▧ ▦ ▩ ♨ ☏ ☎ ☜ ☞ † ‡ ↕ ↗ ↙ ↖ ↘ ♭ ♩ ♪ ♬ ㉿ ㈜ № ㏇ ™ ㏂ ㏘ ℡ ＃ ＆ ＊ ＠ ª º
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      저자 : Fenouillet-Beranger, C. (검색결과 1 건)
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      • Mobility Enhancement by Back-Gate Biasing in Ultrathin SOI MOSFETs With Thin BOX

        Ohata, A.,Bae, Y.,Fenouillet-Beranger, C.,Cristoloveanu, S. IEEE 2012 IEEE electron device letters Vol.33 No.3

        <P>Carrier mobility <TEX>$(\mu)$</TEX> at various back-gate biases is studied for n- and p-channel ultrathin (8 nm) SOI MOSFETs with thin (10 nm) buried oxide (BOX) and ground plane (GP). We found that <TEX>$\mu$</TEX> did not deteriorate for either thin BOX or GP structure, even in the back channel (BC). We also found the largest <TEX>$\mu$ </TEX> enhancement effect in p-channel devices by the back-gate bias. As this enhancement effect could conceal the superior <TEX>$\mu$</TEX> at the <TEX>$\hbox{Si/SiO}_{2}$</TEX> interface, <TEX>$\mu$</TEX> was maximized when both the front channel and BC were conducting. By contrast, <TEX>$\mu$ </TEX> in n-channel devices was maximized only when the BC was activated. This large <TEX>$\mu$</TEX> gain in p-channel devices is promising for further CMOS scaling.</P>

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