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USRP와 LabVIEW를 이용한 GPS L1C/A 신호 저장 시스템
황용택,황지우,김민수,유호영 대한전자공학회 2023 전자공학회논문지 Vol.60 No.11
Global Positioning System(GPS)이 제공하는 위치, 속도, 시간 정보를 이용하는 서비스가 다양해지면서 이를 이용하기 위해 이전보다 많은 곳에 GPS 수신기가 탑재되고 있다. 이에 따라 GPS 수신기가 신호를 수신받는 환경이 다양해지면서 신호를 안정적으로 수신하기 위해 수신기의 성능을 향상시키는 연구가 진행되고 있다. 이러한 연구에서는 위성 신호를 저장할 수 있는 시스템을 구축하는 것이 중요하다. 따라서, 본 논문에서는 Universal Software Radio Peripheral(USRP)과 LabVIEW를 활용하여 GPS L1C/A 신호를 저장하는 시스템을 구축하였다. 안테나, 라인 증폭기, 그리고 USRP와 같은 하드웨어 구성 요소들을 사용했으며, USRP를 제어하기 위하여 LabVIEW를 사용하였다. 구성한 신호 저장 시스템을 검증하기 위해 저장한 GPS L1C/A 신호를 Software Defined Radio(SDR)를 이용하여 처리하고, 상용 수신기로부터 얻은 결과와 비교하였다. 이를 통해 저장된 신호들이 Pseudo-Random Noise(PRN) 번호와 신호의 전력 수준 측면에서 실제 신호들과 일치함을 확인하였다. As services that use location, speed, and time information provided by the Global Positioning System(GPS) become more diverse, GPS receivers are being installed in more places than before to use that information. As a result, as the environment in which GPS receivers receive signals becomes more diverse, research is being conducted to improve the performance of receivers to receive signals stably. In these studies, it is important to establish a system capable of storing satellite signals. Therefore, in this paper, a system for storing GPS L1C/A signals was established using Universal Software Radio Peripheral(USRP) and LabVIEW. Hardware components such as antennas, line amplifiers, and USRP were used, and LabVIEW was used to control USRP. To verify the configured signal storage system, the stored GPS L1C/A signal was processed using Software Defined Radio(SDR) and compared with the results obtained from commercial receivers. Through this, it was confirmed that the stored signals were consistent with the actual signals in terms of the pseudo-Random Noise (PRN) number and the power level of the signal.
황용택,이상우 경기대학교부설 산업기술종합연구소 1997 산업기술종합연구소 논문집 Vol.14 No.-
It is important to optimize process management, aiming not only at construction terms but also at finding general solution. This paper is focused on finding better methods for estimating construction term more accurately. There are two main problems in domestic estimation methods. Firstly, the characteristics of each construction fields are overlooked. Only numerical factors considered, and specific circumstances of each fields are excluded in estimating construction term. The second problem lack of understanding new environments of construction fields. Environments in construction fieids may vary by society and time, such as scarcity of skilled workers, and can seriously affect construction term. This paper suggested followings as a solution for what should considered in estimating construction term. 1) Reductable dates caused by "Form Construction" 2) Considering non-working ratio on holydays/national holydays. 3) Application of rainfall to term estimation for sensitive steps to weather. 4) Adjustment of recess during winter time. 5) Specially improved methods of inserting concrete for regions average temperature of which is higher than 25℃.
면적 효율적인 OFDM/CDMA 통신용 부분 병렬 FWHT 프로세서
황지우,황용택,김민수,유호영 대한전자공학회 2023 전자공학회논문지 Vol.60 No.11
본 논문에서는 낮은 하드웨어 복잡도와 기존 방식 대비 직관적인 설계 도출이 가능하며, 면적 효율적인 Orthogonal Freque ncy Division Multiplexing (OFDM)/Code Division Multiple Access (CDMA) 통신용 Fast Walsh Hadamard Transform (FWHT) 프로세서 설계 기법을 제안한다. 기존 설계 방법론은 제한된 하드웨어 자원 속에서 하드웨어 복잡도와 연산 처리량 간의 trade-off 문제를 적절하게 해결하지 못하였다. 본 논문에서는 해당 문제 해결을 위한 부분 병렬 FWHT 프로세서 설계 기법을 제안한다. 제안하는 부분 병렬 FWHT 프로세서는 folding transformation 기법을 활용하여 데이터 재정렬 과정을 보다 효율적으로 진행하며, 기존 설계 기법과 비교하여 더욱 직관적인 구조 도출을 가능하게 한다. 본 논문에서는 또한 CMOS 180nm 공정에서 합성된 결과를 제시하고, 이를 통해 제안하는 부분 병렬 FWHT 프로세서 구조가 완전 병렬 구조 대비 88% 적은 면적을 차지하며, 직렬 구조와 비교하여 405% 높은 처리량을 보여주는 것을 확인하였다. 추가적으로, 제안하는 설계 기법이 다양한 하드웨어 환경에서도 유연하며 효율적인 성능을 발휘함을 확인하였다. 이를 통해 OFDM 및 CDMA 기반의 무선 통신 시스템의 성능 향상에 기여할 수 있음을 보여준다. In this paper, we propose a Fast Walsh Hadamard Transform (FWHT) processor design method for Orthogonal Frequency Division Multiplexing (OFDM)/Code Division Multiple Access (CDMA) communication. This method enables intuitive design deduction compared to conventional methods and offers both area efficiency and low hardware complexity. Existing design methodologies have not been able to solve the trade-off problem between hardware complexity and computational throughput in limited hardware resources. We propose a partially parallel FWHT processor design technique to solve this problem. The proposed partially parallel FWHT processor utilizes the folding transformation technique to perform the data rearrangement process more efficiently and enables a more intuitive structure derivation compared to existing design techniques. This paper also presents the results synthesized in the CMOS 180nm process, and confirms that the proposed partially parallel FWHT processor structure occupies 88% less area than the fully parallel structure and shows 405% higher throughput than the serial structure. Additionally, it was confirmed that the proposed design technique shows flexible and efficient performance in various hardware environments. This shows that it can contribute to improving the performance of OFDM and CDMA based wireless communication systems.