http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
FPGA를 고속으로 동작시키기 위한 지연시간 최적화 알고리듬
최익성,이정희,이범철,김남우,Choi, Ick-Sung,Lee, Jeong-Hee,Lee, Bhum-Cheol,Kim, Nam-U 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.7
본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. FPGA는 현장에서 직접 제작이 가능하고 제작 시간이 짧으며 제작 비용이 저렴하므로 초기 prototype 시스템의 제작에 자주 사용되고 있으나, ASIC 칩에 비해 지연시간이 크고 집적도가 떨어지는 단점이 있다. 제안된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기준 알고리듬에 비해 지연시간이 평균 19.1% 감소된 회로를 생성함을 보였다. We propose a logic synthesis algorithm for the design of FPGAs operating at high speed. FPGA is a novel technology that provides programmability in the field. Because of short turnaround time and low manufacturing cost, FPGA has been noticed as an ideal device for system prototyping. Despite these merits, FPGA has drawbacks, namely low integration and long delay time comparing to ASIC. The proposed algorithm partitions a given circuit into subcircuits utilizing a kernel divisor such that the subcircuits can be performed at the same time, hence reducing the delay of the circuit. Experimental results on the MCNC benchmark show that the proposed algorithm is effective by generating circuits having 19.1% les delay on average, when compared to the FlowMap algorithm.
최익성,곽광훈,김근형,Choi, Ick-Sung,Kwark, Gwang-Hoon,Kim, Geun-Hyung 한국정보처리학회 2011 정보처리학회논문지 C : 정보통신,정보보안 Vol.18 No.4
본 논문은 무선 센서 네트워크를 위한 라우팅(routing) 알고리즘에서 라우팅 구성을 위한 트래픽을 줄이기 위한 방법을 제안한 것이다. 제안된 방법은 일정 기간 동안 라우팅 메시지를 모아서 그 결과를 한번만 전송함으로써 라우팅 트래픽을 줄인다. 이 라우팅 트래픽을 모으는 방법은 네트워크의 경로 설정을 위한 시간이 증가하는 단점이 있다. 이러한 단점을 개선하기 위하여, 첫 하나 또는 몇 개의 라우팅 메시지는 즉시 전달하고 그 이후의 라우팅 메시지들은 일정 기간 동안 모아서 전달한다. 제안된 방법은 Qualnet 시뮬레이터와 C 언어를 이용하여 모델링하고 구현하였다. 실험을 통하여 제안된 방법들이 라우팅 트래픽을 효과적으로 줄일 수 있음을 보였다. This paper proposes techniques for wireless sensor network routing algorithm with small routing traffics. It reduces routing traffic by gathering routing messages for fixed duration of time and the routing message for the configuration result is sent once. The routing traffic gathering technique has disadvantage of longer network configuration time. To overcome this, first one or first few routing messages are delivered immediately and later routing messages are gathered for fixed duration of time. The proposed scheme was modelled and implemented in Qualnet simulator using C language. Experimental results show that the proposed techniques are effective for reducing routing traffics.
면적 제약조건하의 저전력 조합회로 설계를 위한 분할 기반 합성 알고리즘
최익성,김형,황선영,Choi, Ick-Sung,Kim, Hyoung,Hwang, Sun-Young 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.7
In this paper, we propose a synthesis algorithm for the design of low powe rcombinational circuits under area constraints. The proposed algorithm partitions a given circuit into several subcircuits such that only a selected subcircuit is activated at a time, hence reduce unnecessary signal transitions. Partitioning of a given circuit is performed through adaptive simulated annealing algorithm employing the cost function reflecting poer consumption under area constraints. Experimental reuslts for the MCNC benchmark circuits show that the proposed algorithm generates the circuits which consume less power by 61.1% and 51.1%, when compared to those generated by the sis 1.2 and the precomputation algorithm, respectively.
저전력 소모 조합 회로의 설계를 위한 효율적인 알고리듬
김형,최익성,서동욱,허훈,황선영,Kim, Hyoung,Choi, Ick-Sung,Seo, Dong-Wook,Heo, Hun,Hwang, Sun-Young 한국통신학회 1996 韓國通信學會論文誌 Vol.21 No.5
This paper proposes a heuristic algorithm for low power implementation of combinational circuits. Selecting an input variable for a given function, the proposed algorithm performs Shannon exansion with respect to the variable to reduce the number of gates in the subcircuit realizing the coffactor function, reducting the power dissipation of the implemented circuit. experimental results for the MCNC benchmarks show that the proposed algorithm is effective by generating the circuits consuming the power 48.9% less on the average, when compared to the previous algorithm based on precomputation logic.
저전력 저면적의 논리 회로 설계를 위한 효율적인 커널 기반 분할 알고리듬
황선영,김형,최익성,정기조,Hwang, Sun-Young,Kim, Hyoung,Choi, Ick-Sung,Jung, Ki-Jo 한국통신학회 2000 韓國通信學會論文誌 Vol.25 No.8
본 논문에서는 조합 논리 회로의 면적과 전력 소모를 낮추기 위한 효율적인 커널 기반의 분할 알고리듬을 제안 한다. 제안한 알고리듬은 커널을 이용하여 회로를 분할함으로써 회로의 전력 소모를 줄이고 분할된 회로들의 중복 되는 게이트를 최소화시켜 면적 overhead를 감소시킨다. MCNC 표준 테스트 회로에 대한 실험을 통하여 제안된 알고리듬이 면적과 전력소모면에 있어서 기존의 precomputation 회로 구조에 바탕을 둔 알고리듬에 비해 전력 소모는 평균 43.6% 면적은 평균30.7% 향상된 결과를 보인다. This paper proposes an efficient kernel-based partitioning algorithm for reducing area and power dissipation in combinational circuit design.. The proposed algorithm decreases the power consumption by partitioning a given circuit utilizing a kernel, and reduces the area overhead by minimizing duplicated gates in the partitioned subcircuits. Experimental results for the MCNC benchmarks show that the proposed algorithm is effective by generating circuits consuming 43.6% less power with 30.7% less area on the average, when compared to the previous algorithm based on precomputation circuit structure.