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CMOS 스위치드 캐패시터 방식의 가청주파수대 5차 타원 저역 통과 여파기의 설계 및 구현
송한정,곽계달,Song, Han-Jung,Kwack, Kae-Dal 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.1
본 논문에서는 통과 대역폭이 5KHZ, ripple이 0.1dB이하인 스위치드 캐패시터(Switched Capacitor) 필터를 $0.8{\mu}m$ single poly CMOS ASIC 표준 공정을 이용하여 집적화된 단일 칩으로 제작하였다. 제안된 5차 타원 저역 통과 필털의 구성은 MOS 스위치와 poly 캐패시터, 5개의 2단 CMOS op-amp로 구성하였다. 필터구현은 LC 수동형으로부터 연속전달함수 H(s)를 구하고 쌍선형 z변환을 통하여 이산전달함수 H(z)으로 바꾸어 2차 바이쿼드(biquad)를 종속 연결하는 빌딩블록 방식을 택하였다. 또한 op-amp의 구동범위를 고려하면서 캐패시터 면적을 감소시킨 스케일링 실시한 동일 특성의 필터를 제작하여 그 특성 변화를 비교, 분석하였다. 측정결과 ${\pm}2.5V$ 전원, 50KHz의 표본 주파수에서 2종의 필터 모두 4.96~4.98KHz의 통과 대역폭에 0.7~0.81dB의 리플, 35~38dB정도의 저지대역 이득감쇠 특성을 보였다. This paper describes an integrated low pass filter fabricated by using $0.8{\mu}m$ single poly CMOS ASIC technology. The filter has been designed for a 5th-order elliptic switched capacitor filter with cutoff frequency of 5khz, 0.1dB passband ripple. The filter consists of MOS swiches poly capacitors and five CMOS op-amps. For the realization of the SC filter, continuous time transfer function H(s) is obtained from LC passive type, and transfered as discrete time transfer H(z) through bilinear-z transform. Another filter has been designed by capacitor scaling for reduced chip area, considering dynamic range of the op-amp. The test results of two fabricated filters are cutoff frequency of 4.96~4.98khz, 35~38dB gain attenuation and 0.72~0.81dB passband ripple with the ${\pm}2.5V$power supply clock of 50KHz.
500MSamples/s 6-비트 CMOS 폴딩-인터폴레이팅 아날로그-디지털 변환기
이돈섭,곽계달,Lee Don-Suep,Kwack Kae-Dal 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.7
본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다. In this paper, a 6-Bit CMOS Folding and Interpolating AD Converter is presented. The converter is considered to be useful as an integrated part of a VLSI circuit handling both analog and digital signals as in the case of HDD or LAN applications. A built-in analog circuit for VLSI of a high-speed data communication requires a small chip area, low power consumption, and fast data processing. The proposed folding and interpolating AD Converter uses a very small number of comparators and interpolation resistors, which is achieved by cascading a couple of folders working in different principles. This reduced number of parts is a big advantage for a built-in AD converter design. The design is based on 0.25m double-poly 2 metal n-well CMOS process. In the simulation, with the applied 2.5V and a sampling frequency of 500MHz, the measurements are as follows: power consumption of 27mw, INL and DNL of $\pm$0.1LSB, $\pm$0.15LSB each, SNDR of 42dB with an input signal of 10MHz.
Fabrication of InSb TFT and Parameters EXtraction Using Optimization Technique
김홍배,손상희,곽계달,Kim, Hong Bae,Son, Sang Hee,Kwack, Kae Dal The Institute of Electronics and Information Engin 1987 전자공학회논문지 Vol.24 No.1
InSb TFT is fabricated by the vacuum evaporation method and I-V characteristics are measured. Employing Davidon Fletcher-Powell algorithm, the device parameters are extracted. The current-voltage relations calculated by extracdted parameters are in good agreement with experimental results. It is found that optimization technique may be more simple and accurate than curve fitting method in device parameters extration.
신홍재,권오경,곽계달,Shin, Hong-Jae,Kwon, Oh-Kyong,Kwack, Kae-Dal 대한전자공학회 2001 電子工學會論文誌-SC (System and control) Vol.38 No.5
본 연구에서는 전류제어 효과를 갖는 전압제어 펄스폭 변조 방식의 5' true color FED 구동시스템을 설계하였다. 제안한 구동방식은 전압제어 펄스폭 변조방식과 전류제어 방식의 장점을 가지고 있다. 또한, FED 구동회로의 시뮬레이션을 위하여 FED 서브 픽셀에 대한 새로운 회로 모델을 제안한다. 제안된 모델은 FED 서브 픽셀의 특성과 FED 패널의 기생 효과인 게이트 라인간 커플링 현상과 인접한 캐소드 라인을 통하여 흐르는 누설 전류 등을 고려하고 있다. FED 구동회로의 출력단은 제안된 모델을 사용하여 최적화되었다. R.G.B 입력데이터 신호 처리를 병렬처리 방식으로 하여 기존의 직렬처리 방식에 비해서 화면에 영상을 디스플레이하는 duty ratio를 최대로 하여 휘도를 높일 수 있도록 하였다. 이러한 연구 결과를 바탕으로 $300{\times}224$의 해상도를 가지는 5' true color FED를 성공적으로 디스플레이 하였다. We have developed a novel driving system of 5' true color FED using voltage controlled PWM method which has current control effect. The proposed method has the advantage of voltage controlled pulse width modulation method and current control method. Also, we propose a new circuit model of FED subpixel for circuit simulation of FED driving circuits, considering some parasitic effects, i.e., cross talk, line coupling effect and leakage current to the adjacent cathode lines. Output stage of the data driving circuit is optimized using the proposed circuit model. In video data processing, FED controller uses the parallel processing of R.G.B input data, so duty ratio is maximized and brightness of FED increases. With this results, no noise and high quality performance is achieved in display of 5' true color FED.
A Model for Characteristics in the $AL_xGa_{1-x} As Layer$ of MOSFET's
박광민,오윤경,김홍배,곽계달,Park, Kwang Mean,Oh, Yun Kyung,Kim, Hong Bae,Kwack, Kae Dal The Institute of Electronics and Information Engin 1987 전자공학회논문지 Vol.24 No.3
In this paper, a model for characteristics in the AlxGa1-xAs layer of MODFET's is presented. The characteristics of conduction band in the AlxGa1-xAs layer is analyzed with the Fermi-Dirac statistics. And using the conduction band energy which is calculated with the numerical calculation method (false-Positon method), the variations of the electric-field distribution, the ionized donor concentration, and the two-dimensional electron gas density with gate voltage are calculated, respectively. The channel formation process for the parasitic MESFET operation in the MOD structure is also analyzed, and the characteristics in the AlxGa1-xAs layer is analytically modeled. The throretical results describe well the general characteristics in the MOD structure.
High Speed Graphics SDRAM을 위한 저 전력, 저 노이즈 Data Bus Inversion
곽승욱(Seung-Wook Kwack),곽계달(Kae-Dal Kwack) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.7
본 논문은 DRAM에서 DBI (Data Bus Inversion)를 이용한 새로운 방식의 High Speed 아키텍쳐를 설명하고자한다. DBI는 SSO와 LSI와 같은 잘 알려진 문제를 감소시키기 위한 방식중의 하나이다. 본 논문에서는 Analog Majority Voter(AMV), DBI Flag에 의한 GIO 제어회로, 새로운 SSO Algorithm과 같은 많은 아키텍쳐들이 Data Bus의 천이(Toggle) 개수를 줄이기 위해서 제안되었다. DBI Flag에 의해 GIO데이터 반전 여부를 결정되기 때문에 파워 소모가 감소될 수 있고, 데이터 Eye diagram도 40ps이상 증가될 수 있게 되었다. 제안된 DBI Scheme을 이용하였을 때 High speed 동작에서 거의 안정한 SI특성을 얻을 수 있게 됐다. 90nm CMOS TechNoogy를 이용하여 제조되었다. This paper presents new high speed architecture using DBI(Data Bus Inversion) in DRAM. The DBI is one of the general methods in the signaling circuits to decrease the known problems such as SSO and LSI<SUP>[1]</SUP>. Many architectures have been proposed to reduce the number of transitions on the data bus. In this paper, the DBI, the Analog Majority Voter (AMV) circuit, the GIO control circuit and the SSO algorithm are newly proposed. The power consumption can be reduced with the help of direct GIO inversion method and the eye diagram of data can be increased to 40ps. Using proposed DBI scheme can produce almost stable SI of DQs against high speed operation. The DBI is fabricated in 90nm CMOS TechNoogy.