http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
CMOS 소자를 위한 NiSi의 Surface Damage 의존성
지희환,안순의,배미숙,이헌진,오순영,이희덕,왕진석 한국전기전자재료학회 2003 전기전자재료학회논문지 Vol.16 No.4
The influence of silicon surface damage on nickel-silicide (NiSi) has been characterized and H$_2$ anneal and TiN rapping has been applied to suppress the electrical, morphological deterioration phenomenon incurred by the surface damage. The substrate surface is intentionally damaged using Ar IBE (Ion beam etching) which can Precisely control the etch depth. The sheet resistance of NiSi increased about 18% by the surface damage, which is proven to be mainly due to the reduced silicide thickness. It is shown that simultaneous application of H: anneal and TiN capping layer is highly effective in suppressing the surface damage effect.
고속 반도체 소자에서 배선 간의 Crosstalk에 의한 Coupling Capacitance 변화 분석
지희환,한인식,박성형,김용구,이희덕,Ji Hee-Hwan,Han In-Sik,Park Sung-Hyung,Kim Yong-Goo,Lee Hi-Deok 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.5
In this paper, novel test patterns and on-chip data are presented to indicate that the variation of coupling capacitance, ${\Delta}Cc$ by crosstalk can be larger than static coupling capacitance, Cc. It is also shown that ${\Delta}Cc$ is strongly dependent on the phase of aggressive lines. for anti-phase crosstalk ${\Delta}Cc$ is always larger than Cc while for in-phase crosstalk ${\Delta}Cc$ is smaller than Cc. HSPICE simulation shows good agreement with the measurement data. 본 논문에서는 Crosstalk에 의한 coupling capacitance의 변화량, ${\Delta}Cc$이 기본값인 Cc보다 더 커질 수 있음을 제안한 테스트 회로를 이용하여 실험적으로 증명하였다. 또한 ${\Delta}Cc$가 Aggressive line의 위상에 매우 의존함을 보였으며 위상이 같은 경우보다 반대인 경우에 ${\Delta}Cc$가 크게 됨을 보였다. 실험 결과의 타당성을 검증을 위해 HSPICE 시뮬레이션을 수행하여 실험치와 잘 맞음을 나타내었다.
Ar 이온빔 에칭에 의한 실리콘 Schottky 장벽 변화
지희환,박명철,왕진석 忠南大學校 産業技術硏究所 1998 산업기술연구논문집 Vol.13 No.2
The IBE(ion beam etching)-induced Schottky barrier variation which depends on various etching conditions such as ion energy, incident angle and etching time has been investigated using the voltage-current and capacitance-voltage characteristics of metal-etched silicon contacts. For ion beam etched n-type silicons, Schottky barrier is reduced in proportion to ion beam energy and the specific contact resistance is reduced by barrier loweing effects. Not only etching time but also incident angle of ion beam have an effect on barrier height. Also, ionized Ar?? beam shows larger barrier variation than neutral Ar beam Annealing in an N₂ ambient for 30 min was found to be effective in improving the diode characteristics of the etched samples, and a minimum annealing temperature to recover IBE-induced barrier variation relates to ion beam energy. Experimental results show that the minimum annealing temperatures are 1000℃ for 1KeV, 6000℃ for 500eV, respectively.
Nano-scale PMOSFET에서 Plasma Nitrided Oixde에 대한 소자 특성의 의존성
한인식,지희환,구태규,유욱상,최원호,박성형,이희승,강영석,김대병,이희덕,Han, In-Shik,Ji, Hee-Hwan,Goo, Tae-Gyu,You, Ook-Sang,Choi, Won-Ho,Park, Sung-Hyung,Lee, Heui-Seung,Kang, Young-Seok,Kim, Dae-Byung,Lee, Hi-Deok 한국전기전자재료학회 2007 전기전자재료학회논문지 Vol.20 No.7
In this paper, the reliability (NBTI degradation: ${\Delta}V_{th}$) and device characteristic of nano-scale PMOSFET with plasma nitrided oxide (PNO) is characterized in depth by comparing those with thermally nitrided oxide (TNO). PNO case shows the reduction of gate leakage current and interface state density compared to TNO with no change of the $I_{D.sat}\;vs.\;I_{OFF}$ characteristics. Gate oxide capacitance (Cox) of PNO is larger than TNO and it increases as the N concentration increases in PNO. PNO also shows the improvement of NBTI characteristics because the nitrogen peak layer is located near the $Poly/SiO_2$ interface. However, if the nitrogen concentration in PNO oxide increases, threshold voltage degradation $({\Delta}V_{th})$ becomes more degraded by NBT stress due to the enhanced generation of the fixed oxide charges.
Capacitance - Voltage 방법을 이용한 MOSFET의 유효 채널 길이 추출
김용구,지희환,한인식,박성형,이희덕 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.7
For MOSFET devices with nanometer range gate length, accurate extraction of effective gate length is highly important because transistor characteristics become very sensitive to effective channel length. In this paper, we propose a new approach to extract the effective channel length of nanometer range MOSFET by Capacitance Voltage(C-V) method. The effective channel length is extracted using gate to source/drain capacitance( $C_{gsd}$). It is shown that 1/$\beta$ method, Terada method and other C-V method are inadequate to extract the accurate effective channel length. Therefore, the proposed method is highly effective for extraction of effective channel length of 100nm CMOSFETs.s. 나노 급 소자에서의 성능이 유효 채널 길이에 대하여 더욱 민감하게 되므로 정확한 유효 채널 길이의 추출이 중요하다. 본 논문에서는 100 ㎚ 이하의 MOSFET에서 유효 채널 길이를 추출하기 위하여 새로운 정전용량-전압(Capacitance-Voltage) 방법을 제안하였다. 제안한 방법에서는 게이트와 소스와 드레인 사이의 정전용량(C/sub gsd/)를 측정하여 유효 채널 길이를 추출하였다. 그리고 추출된 유효 채널 길이와 기존의 1/β 과 Terada 방법 그리고 다른 정전용량-전압 방법의 추출된 유효 채널 길이의 결과들과 비교하여 본 논문에서 제안한 추출방법이 100 ㎚ 이하 크기의 MOSFET의 유효 채널 길이를 추출함에 타당함을 증명하였다.
Capacitance - Voltage 방법을 이용한 MOSFET의 유효 채널 길이 추출
김용구,한인식,이희덕,지희환,박성형 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.07
For MOSFET devices with nanometer range gate length, accurate extraction of effective gate length is highly important because transistor characteristics become very sensitive to effective channel length. In this paper, we propose a new approach to extract the effective channel length of nanometer range MOSFET by Capacitance Voltage(C-V) method. The effective channel length is extracted using gate to source/drain capacitance(Cgsd). It is shown that 1/β method, Terada method and other C-V method are inadequate to extract the accurate effective channel length. Therefore, the proposed method is highly effective for extraction of effective channel length of 100nm CMOSFETs. 나노 급 소자에서의 성능이 유효 채널 길이에 대하여 더욱 민감하게 되므로 정확한 유효 채널 길이의 추출이 중요하다. 본 논문에서는 100 nm 이하의 MOSFET에서 유효 채널 길이를 추출하기 위하여 새로운 정전용량-전압(Capacitance-Voltage) 방법을 제안 하였다. 제안한 방법에서는 게이트와 소스와 드레인 사이의 정전용량(Cgsd)를 측정하여 유효 채널 길이를 추출하였다. 그리고 추출된 유효 채널 길이와 기존의 1/β 과 Terada 방법 그리고 다른 정전용량-전압 방법의 추출된 유효 채널 길이의 결과들과 비교하여 본 논문에서 제안한 추출방법이 100 nm 이하 크기의 MOSFET의 유효 채널 길이를 추출함에 타당함을 증명 하였다.
Nano CMOSFET에서 Channel Stress가 소자에 미치는 영향 분석
한인식,왕진석,이희덕,지희환,김경민,주한수,박성형,김용구 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.3
In this paper, reliability (HCI, NBTI) and device performance of nano-scale CMOSFETs with different channel stress were investigated. It was shown that NMOS and PMOS performances were improved by tensile and compressive stress, respectively, as well known. It is shown that improved device performance is attributed to the increased mobility of electrons or holes in the channel region. However, reliability characteristics showed different dependence on the channel stress. Both of NMOS and PMOS showed improved hot carrier lifetime for compressive channel stress. NBTI of PMOS also showed improvement for compressive stress. It is shown that Nit generation at the interface of Si/SiO2 has a great effect on the reliability. It is also shown that generation of positive fixed charge has an effect in the NBTI. Therefore, reliability as well as device performance should be considered in developing strained-silicon MOSFET. 본 논문에서는 채널 stress에 따른 Nano-scale CMOSFET의 소자 및 신뢰성 (HCI, NBTI)특성을 분석하였다. 잘 알려져 있듯이 NMOS는 tensile, PMOS는 compressive stress가 인가된 경우에 소자의 특성이 개선되었으며, 이는 전자와 정공의 이동도 증가에 의한 것임을 확인하였다. 그러나 신뢰성인 경우에는 소자 특성과는 다른 특성을 나타냈는데, NMOS와 PMOS 모두 tensile stress가 인가된 경우에 hot carrier 특성이 더 열화 되었으며, PMOS의 NBTI 특성도 tensile에서 더 열화 되었음을 확인하였다. 신뢰성을 분석한 결과, 채널의 tensile stress로 인하여 Si/SiO2 계면에서 interface trap charge의 생성과 산화막 내 positive fixed charge의 생성에 많은 영향을 끼침을 알 수 있었다. 그러므로 나노급 CMOSFET에 적용되는 strained-silicon MOSFET의 개발을 위해서는 소자의 성능 뿐 만 아니라 신뢰성 또한 고려되어야 한다.