지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 ...
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2014
Korean
KCI등재
학술저널
1-6(6쪽)
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다운로드국문 초록 (Abstract)
지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 ...
지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점 또한 가지고 있다. 따라서, 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 고속의 NCL 게이트셀을 제안하고자 한다. 제안된 고속의 NCL 게이트 셀들은 회로 지연, 영역, 소모 전력에 의해서 기존의 다른 NCL 게이트 셀들과 비교되었다.
다국어 초록 (Multilingual Abstract)
The delay-insensitive Null Convention Logic (NCL) asynchronous design as one of innovative asynchronous logic design methodologies has many advantages of inherent robustness, power consumption, and easy design reuses. However, transistor-level structu...
The delay-insensitive Null Convention Logic (NCL) asynchronous design as one of innovative asynchronous logic design methodologies has many advantages of inherent robustness, power consumption, and easy design reuses. However, transistor-level structures of conventional NCL gate cells have weakness of low speed, high area overhead or high wire complexity. Therefore, this paper proposes a new high-speed NCL gate cells designed at transistor level for high-speed, low area overhead, and low wire complexity. The proposed NCL gate cells have been compared to the conventional NCL gates in terms of circuit delay, area and power consumption.
목차 (Table of Contents)
참고문헌 (Reference)
1 박영수, "비동기회로 및 시스템 설계" 13 : 41-51, 1998
2 홍우헌, "나노 MOSFET 공정에서의 초저전압 NCL 회로 설계" 한국산업정보학회 17 (17): 17-23, 2012
3 김경기, "NCL 기반의 저전력 ALU 회로 설계 및 구현" 한국산업정보학회 18 (18): 59-65, 2013
4 C. H. Kees., "Handshake ciruits : an intermediary between communi-cating processes and VLSI" Eindhoven University of Technology 1992
5 F. A. Parsan., "Gate Mapping Automation for Asynchronous NULL Convention Logic Circuits" 22 (22): 99-112, 2014
6 W. Hardt., "FLYSIG : dataflow oriented delay-insensitive pro-cessor for rapid prototyping of signal processing" 41-136, 1998
7 Scott C. Smith., "Designing Asynchronous Circuits using NULL Convention Logic(NCL)" Morgan & Claypool Publishers 2009
8 F. A. Parsan., "CMOS Implementation of Static Threshold Gates with Hysteresis : A New Approach" 394-397, 2012
9 F. A. Parsan., "CMOS Implementation Comparison of NCL Gates" 41-45, 2012
10 S. Yancey., "A Differential Design for C-elements and NCL Gates" 632-635, 2010
1 박영수, "비동기회로 및 시스템 설계" 13 : 41-51, 1998
2 홍우헌, "나노 MOSFET 공정에서의 초저전압 NCL 회로 설계" 한국산업정보학회 17 (17): 17-23, 2012
3 김경기, "NCL 기반의 저전력 ALU 회로 설계 및 구현" 한국산업정보학회 18 (18): 59-65, 2013
4 C. H. Kees., "Handshake ciruits : an intermediary between communi-cating processes and VLSI" Eindhoven University of Technology 1992
5 F. A. Parsan., "Gate Mapping Automation for Asynchronous NULL Convention Logic Circuits" 22 (22): 99-112, 2014
6 W. Hardt., "FLYSIG : dataflow oriented delay-insensitive pro-cessor for rapid prototyping of signal processing" 41-136, 1998
7 Scott C. Smith., "Designing Asynchronous Circuits using NULL Convention Logic(NCL)" Morgan & Claypool Publishers 2009
8 F. A. Parsan., "CMOS Implementation of Static Threshold Gates with Hysteresis : A New Approach" 394-397, 2012
9 F. A. Parsan., "CMOS Implementation Comparison of NCL Gates" 41-45, 2012
10 S. Yancey., "A Differential Design for C-elements and NCL Gates" 632-635, 2010
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학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
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2026 | 평가예정 | 재인증평가 신청대상 (재인증) | |
2020-01-01 | 평가 | 등재학술지 유지 (재인증) | |
2017-01-01 | 평가 | 등재학술지 유지 (계속평가) | |
2013-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2010-01-01 | 평가 | 등재학술지 선정 (등재후보2차) | |
2009-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | |
2008-01-01 | 평가 | 신청제한 (등재후보1차) | |
2007-01-01 | 평가 | 등재후보학술지 유지 (등재후보1차) | |
2005-01-01 | 평가 | 등재후보학술지 선정 (신규평가) |
학술지 인용정보
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
---|---|---|---|
2016 | 0.57 | 0.57 | 0.58 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.6 | 0.6 | 0.796 | 0.32 |