(A) 5.12GS/s 6-bit track-and-hold free flash ADC using x4 interpolated pipelined dynamic preamplifier

다국어 초록 (Multilingual Abstract)

In this paper, a 5GS/s 6-bit x4 time-interpolating track-and-hold free Flash Analog-to-Digital Converter (ADC) using a pipelined dynamic preamplifier is described. In this ADC, the track-and-hold circuitry which is conventionally located at the very front end of ADC is eliminated. Instead, the dynamic preamplifiers followed by switch-capacitance is located at the front end to suppress noise from the latches by its gain. To minimize input capacitance, time-interpolation technique is adopted so that the number of preamplifiers is reduced. And automatic calibration circuitry to compensate the offset of preamplifiers and latches is implemented. This ADC is fabricated in 28-nm CMOS process, and it achieves 32dB SNDR at 5GHz of sampling frequency

국문 초록 (Abstract)

본 연구는 입력 트랙 앤 홀드 회로를 사용하지 않고 파이프라인 구조의
증폭기를 사용한 시간 보간법의 플래시 타입의 아날로그 디지털 변환기
(이후 ADC)를 제안한다. 다량의 데이터를 빠른 시간 안에 송신하기 위해
서 고속의 데이터 전송속도를 요구하는 시스템이 증가함에 따라, 시스템을
구성하는 아날로그-디지털-변환기도 수 기가 헤르츠의 동작속도를 필요
로 한다. 플래시 타입의 ADC는 이러한 고속 동작에 적합하다.
전통적인 플래시 타입의 ADC에서는 입력 신호가 트랙-앤-홀드 회로에
연결된다. 이 회로는 실시간으로 변화하는 입력 신호를 샘플링 주파수에
맞추어 고정된 레벨로 저장하여 비교기의 입력으로 전달한다. N비트의 플
래시 타입 ADC의 경우 보편적으로 2^N개의 비교기가 병렬로 연결되어,
각기 다른 기준전압들과 트랙-앤-홀드 회로에서 전달된 전압을 비교하여
입력 신호가 어느 구간에 있는가를 판단한다.
트랙-앤-홀드 회로는 입력 신호가 비교기로 전달될 때의 에러를 줄이고,
비교기로부터 발생되는 잡음을 최소화하기 위해서 사용된다. 이 회로는 샘
플링 스위치로 사용되는 트랜지스터와 입력 신호의 레벨을 저장할 수 있는
캐패시터로 구성된다. 트랙-앤-홀드 회로가 입력 신호를 비교기에 안정적
으로 전달하는 역할을 하지만, 수 기가 헤르츠로 동작하는 ADC에서는 트
랙-앤-홀드 회로의 동작으로 인해 다른 기능을 수행할 시간이 제한된다.
본 연구에서는 입력 신호를 증폭기에 바로 연결하고, 증폭기 뒤에 스위치
와 캐패시터를 배치하여 트랙-앤-홀드 회로의 역할을 수행함과 동시에 증
폭기에 의한 신호의 증폭으로 비교기에서 생성되는 잡음에 대한 특성을 강
화할 수 있게 했다.
증폭기와 직렬로 연결된 스위치와 캐패시터 구조를 사용함으로써, 각 단
계마다 시간 보간법을 사용할 수 있다. 비교기의 마지막 단계가 2
6개의 병
렬로 연결된 래치로 구성될 때, 시간 보간법은 그 전 단계의 증폭기 수를
절반으로 감소 가능하게 한다. 본 연구에서는 시간 보간법을 2회 사용하여
입력 신호와 연결된 2
4개의 첫 번째 증폭기와 2
5개의 두 번째 증폭기, 그리
고 2
6개의 래치를 사용하였다.
다수의 회로를 사용하는 플래시 타입 ADC에서 회로마다 다른 오프셋은
전체 성능을 저하시키는 원인이 된다. 따라서 플래시 타입의 ADC에서는
오프셋 보정이 필요하다. 순차적으로 연결된 증폭기로 이루어진 시간 보간
법의 구조에서, 보간된 두 번째 증폭기는 인접한 첫 번째 증폭기들의 출력
을 공유받아 입력으로 사용한다. 따라서 해당되는 첫 번째 증폭기의 오프
셋을 보정하는 것으로, 보간된 두 번째 증폭기의 오프셋을 무시할 수 있다.
마찬가지로, 마지막 단계의 래치는 인접한 두 번째 증폭기들의 출력을 공
유받아 입력으로 사용한다. 따라서 해당되는 두 번째 증폭기의 오프셋을
보정하는 것으로, 보간된 래치의 오프셋을 무시할 수 있다. 결과적으로 오
프셋 보정이 필요한 회로는 16개의 첫 번째 증폭기와, 해당 증폭기의 출력
을 바로 입력으로 받는 16개의 두 번째 증폭기 그리고 순차적으로 이어지
는 16개의 래치이다.
순차적으로 연결되는 증폭기-스위치-캐패시터 구조에서 캐패시터의 값
을 최소로 구현하기 위해 28nm의 CMOS 공정으로 설계되었으며, ADC의
면적은 0.072mm2
, 오프셋 보정 회로의 면적은 0.056mm2 이다. 본 구조
에서 증폭기와 래치 사이의 스위치에 연결된 캐패시터는 신호가 연결되는
금속선과 다음 단계 회로의 입력 게이트의 기생 캐패시터로만 설계되어,
5fF 수준의 값을 가진다. 이처럼 작은 캐패시터의 값은 5GHz의 한 클럭
주기인 200ps동안 증폭기의 동작과 리셋을 가능하게 한다.
구현된 ADC는 5.12기가 헤르츠의 샘플링 주파수에서 나이키스트 입력
이 들어올 경우 SNDR 32.97dB, 5.18bit의 ENOB 성능을 가진다. 트랙앤-홀드 유닛을 제거한 입력 캐패시턴스는 102fF으로, ADC에 신호를 전
달하는 회로의 높은 구동 능력을 필요로 하지 않는다. 전력 소모는 ADC
자체 소모전력과 5GHz 클럭 신호를 분배하는데 사용되는 전력으로 구분
된다. 1.2V의 전압을 사용하는 5GS/s의 ADC 회로 소모 전력은 40.2mW
이다. 본 연구는 트랙-앤-홀드 회로를 증폭기-스위치-캐패시터 로 대체
가 가능함을 보였다.

목차 (Table of Contents)

• Abstract …………………………………………………………… v
• 1. Introduction …………………………………………………… 1
• 1.1. Flash ADC & Track and hold ……………………… 1
• 1.2. Time-interpolation ………………………………………… 3
• 2. Pipelined dynamic preamplifier …………………………… 5
• 2.1. Dynamic amplifier ………………………………………… 5
• 2.2. Pipelined dynamic amplifier ……………………………… 7
• 2.3. x4 Time-interpolation ……………………………………… 9
• 3. Circuit implementation …………………………………… 10
• 3.1. Dynamic preamplifier with self-calibration ………… 10
• 3.2. Regenerative latch with self-calibration …………… 12
• 3.3. Digital encoder ……………………………………………14
• 3.4. Peripheral blocks ………………………………………… 22
• 4. Calibration …………………………………………………… 23
• 4.1. Offset calibration ………………………………………… 23
• 4.2. Calibration operation …………………………………… 25
• 4.3. Calibration logic ………………………………………… 28
• 5. Measurement results ……………………………………… 30
• 6. Conclusion …………………………………………………… 34
• 6.1. Summary …………………………………………… 34
• References ……………………………………………………… 37
• 국문요약 …………………………………………………………… 39