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      Optimal Reference Scheme and Offset Tolerant Sensing Scheme for Deep Submicrometer STT-RAM : 초미세공정 STT-RAM을 위한 최적의 기준 설계와 오프셋 내성 센싱 설계

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      국문 초록 (Abstract)

      Spin-transfer-torque random access memory (STT-RAM)는 DRAM, SRAM, 플래시 (Flash) 메모리 등의 기존 메모리를 대체할 가장 유력한 차세대 메모리 후보로 여겨진다. 하지만, 공정이 미세화 됨에 따라 공정 변이 (process variation)가 증가하고 공급전압 (supply voltage)이 감소되면서 요구되는 센싱 마진 (sensing margin)을 유지시키기가 매우 힘들어지고 있다. 뿐만 아니라, 읽기 장애 (read disturbance)를 방지하기 위해 제한되는 읽기 셀 전류 (Icell)는 센싱 마진을 더 악화시키는 요인으로 작용하고 있다.
      센싱 마진을 향상시키기 위한 다양한 기준 설계 (reference scheme)들이 제안되었지만, 기준 설계들에 따라 읽기 안정성 (read stability), 쓰기 능력 (write ability), 그리고 배열 효율 (array efficiency)이 크게 달라지기 때문에 이를 신중하게 선택하는 것은 그 무엇보다 중요하다. 본 논문에서는 다양한 기준 설계들에 대한 분석을 진행하고 이를 토대로 최적의 기준 설계를 위한 여섯 가지의 필요조건을 제시한다. 여섯 가지의 필요조건은 다음과 같다. 1) 기생성분 불일치 없음 (no parasitic mismatch), 2) Regularity 문제 없음 (no regularity problem), 3) 읽기 장애 없음 (no read disturbance), 4) 쓰기 전류 저하 없음 (no write-current degradation), 5) 적은 면적 증가 (small area overhead), 그리고 6) 좁은 기준 저항 분포 (narrow reference resistance distribution). 이를 기반으로 여섯 가지의 필요조건을 모두 만족시키는 Multiple-Cell Reference (MCR) scheme이 제안된다.
      오프셋 내성 (offset tolerance)을 향상시키고 읽기 셀 전류를 줄이기 위해 세 가지의 오프셋 내성 센싱 설계 (offset tolerant sensing scheme)가 제안된다. 각각의 명칭은 다음과 같다. Offset-Canceling Dual-Stage Sensing Circuit (OCDS-SC), Dual Vref Sensing Scheme (DVSS), 그리고 Offset-Canceling Current-Sampling Sense Amplifier (OCCS-SA). OCDS-SC는 두 단계 센싱 동작으로 인한 성능 감소를 비용으로, 오프셋 전압 무효화 (offset voltage cancellation)와 곱절 센싱 마진 (double sensing margin) 구조라는 두 가지의 주요한 장점을 가진다. DVSS는 Vref+와 Vref- 중 최적의 Vref를 선택적으로 사용함으로써, 성능 저하 없이 공정 변이에 내성을 갖는다. Vref 선택 정보를 가지는 보정 스위치 컨트롤 비트 (calibrated switch control bit)는 온칩 (on-chip) 비휘발성 랫치 (nonvolatile latch)에 영구적으로 저장된다. OCCS-SA는 성능 저하 없이 오프셋 전압 무효화, 곱절 센싱 마진 구조, 그리고 강한 정귀환 (strong positive feedback)이라는 세 가지의 주요한 장점을 가진다. 45 nm 공정의 모델 파라미터를 이용한 Monte Carlo HSPICE 시뮬레이션 결과는 OCDS-SC가 32 Mb에서 99.93%의 읽기 수율 (read yield)을 만족시키면서 기존의 source degeneration sensing circuit (SDSC), time-differential sensing circuit (TDSC), 그리고 swing-sample-and-couple voltage-mode sense amplifier (SSC-VSA) 대비 각각 2배, 1.5배, 1.75배 빠른 센싱 시간 (sensing time, tsensing)을 제공함을 보여준다. 동일한 시뮬레이션 조건에서 DVSS는 32 Mb에서 읽기 수율이 기존의 SDSC 대비 105배 이상 향상된 98.24%를 만족시키면서 TDSC와 OCDS-SC 대비 2배의 센싱 시간, 그리고 각각 1.55배, 1.15배 낮은 읽기 에너지 소비를 제공한다. 65 nm 공정으로 제작된 테스트 칩의 측정 결과는 OCCS-SA가 기존의 current-sampling-based sense amplifier (CSB-SA) 대비 2.4배 빠른 센싱 시간과 20% 이상의 공급전압 감소를 달성함을 보여준다.
      읽기 장애 마진 (read disturbance margin)을 향상시키기 위한 읽기 장애 감소 테크닉인 Half-Pulse-Width Read Disturbance (HPWRD) scheme이 제안된다. HPWRD scheme은 센싱 마진이나 에너지 효율 저하 없이 읽기 장애 시간 (read disturbance time, tRD)를 반으로 줄일 수 있으므로, 45 nm 공정 시뮬레이션 결과는 4.12%의 면적 증가를 비용으로 HPWRD scheme이 읽기 장애 마진을 103배 이상 향상시킴을 보여준다.
      마지막으로, 제안하는 OCDS-SC, DVSS, OCCS-SA를 포함한 다양한 센싱 설계들에 대해서 “비트 당 읽기 에너지 vs. 센싱 시간”과 “읽기 셀 전류 vs. 읽기 장애 시간” 관점에서 공평한 비교가 이루어지고, 이를 바탕으로 OCCS-SA가 고성능 저전력 STT-RAM 어플리케이션에 가장 적합한 센싱 설계라고 결론을 내린다.
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      Spin-transfer-torque random access memory (STT-RAM)는 DRAM, SRAM, 플래시 (Flash) 메모리 등의 기존 메모리를 대체할 가장 유력한 차세대 메모리 후보로 여겨진다. 하지만, 공정이 미세화 됨에 따라 공정 변이...

      Spin-transfer-torque random access memory (STT-RAM)는 DRAM, SRAM, 플래시 (Flash) 메모리 등의 기존 메모리를 대체할 가장 유력한 차세대 메모리 후보로 여겨진다. 하지만, 공정이 미세화 됨에 따라 공정 변이 (process variation)가 증가하고 공급전압 (supply voltage)이 감소되면서 요구되는 센싱 마진 (sensing margin)을 유지시키기가 매우 힘들어지고 있다. 뿐만 아니라, 읽기 장애 (read disturbance)를 방지하기 위해 제한되는 읽기 셀 전류 (Icell)는 센싱 마진을 더 악화시키는 요인으로 작용하고 있다.
      센싱 마진을 향상시키기 위한 다양한 기준 설계 (reference scheme)들이 제안되었지만, 기준 설계들에 따라 읽기 안정성 (read stability), 쓰기 능력 (write ability), 그리고 배열 효율 (array efficiency)이 크게 달라지기 때문에 이를 신중하게 선택하는 것은 그 무엇보다 중요하다. 본 논문에서는 다양한 기준 설계들에 대한 분석을 진행하고 이를 토대로 최적의 기준 설계를 위한 여섯 가지의 필요조건을 제시한다. 여섯 가지의 필요조건은 다음과 같다. 1) 기생성분 불일치 없음 (no parasitic mismatch), 2) Regularity 문제 없음 (no regularity problem), 3) 읽기 장애 없음 (no read disturbance), 4) 쓰기 전류 저하 없음 (no write-current degradation), 5) 적은 면적 증가 (small area overhead), 그리고 6) 좁은 기준 저항 분포 (narrow reference resistance distribution). 이를 기반으로 여섯 가지의 필요조건을 모두 만족시키는 Multiple-Cell Reference (MCR) scheme이 제안된다.
      오프셋 내성 (offset tolerance)을 향상시키고 읽기 셀 전류를 줄이기 위해 세 가지의 오프셋 내성 센싱 설계 (offset tolerant sensing scheme)가 제안된다. 각각의 명칭은 다음과 같다. Offset-Canceling Dual-Stage Sensing Circuit (OCDS-SC), Dual Vref Sensing Scheme (DVSS), 그리고 Offset-Canceling Current-Sampling Sense Amplifier (OCCS-SA). OCDS-SC는 두 단계 센싱 동작으로 인한 성능 감소를 비용으로, 오프셋 전압 무효화 (offset voltage cancellation)와 곱절 센싱 마진 (double sensing margin) 구조라는 두 가지의 주요한 장점을 가진다. DVSS는 Vref+와 Vref- 중 최적의 Vref를 선택적으로 사용함으로써, 성능 저하 없이 공정 변이에 내성을 갖는다. Vref 선택 정보를 가지는 보정 스위치 컨트롤 비트 (calibrated switch control bit)는 온칩 (on-chip) 비휘발성 랫치 (nonvolatile latch)에 영구적으로 저장된다. OCCS-SA는 성능 저하 없이 오프셋 전압 무효화, 곱절 센싱 마진 구조, 그리고 강한 정귀환 (strong positive feedback)이라는 세 가지의 주요한 장점을 가진다. 45 nm 공정의 모델 파라미터를 이용한 Monte Carlo HSPICE 시뮬레이션 결과는 OCDS-SC가 32 Mb에서 99.93%의 읽기 수율 (read yield)을 만족시키면서 기존의 source degeneration sensing circuit (SDSC), time-differential sensing circuit (TDSC), 그리고 swing-sample-and-couple voltage-mode sense amplifier (SSC-VSA) 대비 각각 2배, 1.5배, 1.75배 빠른 센싱 시간 (sensing time, tsensing)을 제공함을 보여준다. 동일한 시뮬레이션 조건에서 DVSS는 32 Mb에서 읽기 수율이 기존의 SDSC 대비 105배 이상 향상된 98.24%를 만족시키면서 TDSC와 OCDS-SC 대비 2배의 센싱 시간, 그리고 각각 1.55배, 1.15배 낮은 읽기 에너지 소비를 제공한다. 65 nm 공정으로 제작된 테스트 칩의 측정 결과는 OCCS-SA가 기존의 current-sampling-based sense amplifier (CSB-SA) 대비 2.4배 빠른 센싱 시간과 20% 이상의 공급전압 감소를 달성함을 보여준다.
      읽기 장애 마진 (read disturbance margin)을 향상시키기 위한 읽기 장애 감소 테크닉인 Half-Pulse-Width Read Disturbance (HPWRD) scheme이 제안된다. HPWRD scheme은 센싱 마진이나 에너지 효율 저하 없이 읽기 장애 시간 (read disturbance time, tRD)를 반으로 줄일 수 있으므로, 45 nm 공정 시뮬레이션 결과는 4.12%의 면적 증가를 비용으로 HPWRD scheme이 읽기 장애 마진을 103배 이상 향상시킴을 보여준다.
      마지막으로, 제안하는 OCDS-SC, DVSS, OCCS-SA를 포함한 다양한 센싱 설계들에 대해서 “비트 당 읽기 에너지 vs. 센싱 시간”과 “읽기 셀 전류 vs. 읽기 장애 시간” 관점에서 공평한 비교가 이루어지고, 이를 바탕으로 OCCS-SA가 고성능 저전력 STT-RAM 어플리케이션에 가장 적합한 센싱 설계라고 결론을 내린다.

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      다국어 초록 (Multilingual Abstract)

      Spin-transfer-torque random access memory (STT-RAM) is considered to be a leading candidate for next-generation memory. However, maintaining a target sensing margin is challenge with technology scaling because of the increased process variation and decreased supply voltage (VDD). The read cell current (Icell), which is limited to prevent read disturbance, further degrades the sensing margin.
      To improve the sensing margin, various reference schemes have been proposed. However, it is essential to be selective because the read stability, write ability, and array efficiency are very different according to the reference schemes. This dissertation presents the study of a variety of reference schemes and outlines six requirements for an optimized reference scheme as follows: 1) no parasitic mismatch, 2) no regularity problem, 3) no read disturbance, 4) no write-current degradation, 5) small area overhead, and 6) narrow reference resistance distribution. A novel reference scheme, called Multiple-Cell Reference (MCR) scheme, that satisfies all the six requirements for the optimized reference scheme is proposed.
      To improve the offset tolerance and reduce sensing time (tsensing), three offset tolerant sensing schemes, called Offset-Canceling Dual-Stage Sensing Circuit (OCDS-SC), Dual Vref Sensing Scheme (DVSS), and Offset-Canceling Current-Sampling Sense Amplifier (OCCS-SA), are proposed that are intended for use in deep submicrometer STT-RAM. The OCDS-SC has the two major advantages of offset voltage cancellation and double sensing margin structure at the cost of performance degradation owing to the dual-stage sensing operation. The DVSS is tolerant to process variations by selectively using an optimal Vref between Vref+ and Vref- without sacrificing performance, and the calibrated switch control bit, which contains Vref selection information, is stored permanently in an on-chip nonvolatile latch. The OCCS-SA has the three major advantages of offset voltage cancellation, double sensing margin structure, and strong positive feedback, without performance degradation. Monte Carlo HSPICE simulation results using a 45-nm technology for STT-RAM show that the OCDS-SC achieves a read access yield of 99.93% for 32 Mb (6.6 sigma) with Icell of 15 μA, while providing 2x, 1.5x, and 1.75x faster tsensing of 2 ns than the state-of-the-art source degeneration sensing circuit (SDSC), time-differential sensing circuit (TDSC), and swing- sample-and-couple voltage-mode sense amplifier (SSC-VSA), respectively, and the DVSS achieves a read access yield of 98.24% for 32 Mb (6.1 sigma) with a tsensing of 1 ns, while providing more than a five-order yield improvement compared to the SDSC, which is the single Vref sensing scheme (SVSS), and also offering 2x faster tsensing, and 1.55x and 1.15x lower read energy consumption than the TDSC and OCDS-SC, respectively. The measurement results from the 65-nm test chip show that the OCCS-SA achieves 2.4 times faster tsensing at a nominal VDD of 1.0 V and a greater than 20% reduction in VDD at the same tsensing, compared to the state-of-the-art current-sampling-based sense amplifier (CSB-SA).
      To improve the read disturbance margin, a read disturbance reduction technique, called Half-Pulse-Width Read Disturbance (HPWRD) scheme, is proposed. Because the HPWRD scheme is capable of reducing the read disturbance time (tRD) by half, results from a Monte Carlo HSPICE simulation using the parameters of the 45-nm technology show that the HPWRD scheme produces a three order improvement in the read disturbance margin without sacrificing the sensing margin, speed, or energy efficiency, at the cost of an increased area overhead of 4.12% for a sub-array size of 128 × 16.
      Finally, various sensing schemes including the proposed OCDS-SC, DVSS, and OCCS-SA are fairly compared with respect to read energy/bit vs. tsensing and Icell vs. tRD, and concluded that the OCCS-SA is recommended to be applied for high performance and low power STT-RAM applications.
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      Spin-transfer-torque random access memory (STT-RAM) is considered to be a leading candidate for next-generation memory. However, maintaining a target sensing margin is challenge with technology scaling because of the increased process variation and de...

      Spin-transfer-torque random access memory (STT-RAM) is considered to be a leading candidate for next-generation memory. However, maintaining a target sensing margin is challenge with technology scaling because of the increased process variation and decreased supply voltage (VDD). The read cell current (Icell), which is limited to prevent read disturbance, further degrades the sensing margin.
      To improve the sensing margin, various reference schemes have been proposed. However, it is essential to be selective because the read stability, write ability, and array efficiency are very different according to the reference schemes. This dissertation presents the study of a variety of reference schemes and outlines six requirements for an optimized reference scheme as follows: 1) no parasitic mismatch, 2) no regularity problem, 3) no read disturbance, 4) no write-current degradation, 5) small area overhead, and 6) narrow reference resistance distribution. A novel reference scheme, called Multiple-Cell Reference (MCR) scheme, that satisfies all the six requirements for the optimized reference scheme is proposed.
      To improve the offset tolerance and reduce sensing time (tsensing), three offset tolerant sensing schemes, called Offset-Canceling Dual-Stage Sensing Circuit (OCDS-SC), Dual Vref Sensing Scheme (DVSS), and Offset-Canceling Current-Sampling Sense Amplifier (OCCS-SA), are proposed that are intended for use in deep submicrometer STT-RAM. The OCDS-SC has the two major advantages of offset voltage cancellation and double sensing margin structure at the cost of performance degradation owing to the dual-stage sensing operation. The DVSS is tolerant to process variations by selectively using an optimal Vref between Vref+ and Vref- without sacrificing performance, and the calibrated switch control bit, which contains Vref selection information, is stored permanently in an on-chip nonvolatile latch. The OCCS-SA has the three major advantages of offset voltage cancellation, double sensing margin structure, and strong positive feedback, without performance degradation. Monte Carlo HSPICE simulation results using a 45-nm technology for STT-RAM show that the OCDS-SC achieves a read access yield of 99.93% for 32 Mb (6.6 sigma) with Icell of 15 μA, while providing 2x, 1.5x, and 1.75x faster tsensing of 2 ns than the state-of-the-art source degeneration sensing circuit (SDSC), time-differential sensing circuit (TDSC), and swing- sample-and-couple voltage-mode sense amplifier (SSC-VSA), respectively, and the DVSS achieves a read access yield of 98.24% for 32 Mb (6.1 sigma) with a tsensing of 1 ns, while providing more than a five-order yield improvement compared to the SDSC, which is the single Vref sensing scheme (SVSS), and also offering 2x faster tsensing, and 1.55x and 1.15x lower read energy consumption than the TDSC and OCDS-SC, respectively. The measurement results from the 65-nm test chip show that the OCCS-SA achieves 2.4 times faster tsensing at a nominal VDD of 1.0 V and a greater than 20% reduction in VDD at the same tsensing, compared to the state-of-the-art current-sampling-based sense amplifier (CSB-SA).
      To improve the read disturbance margin, a read disturbance reduction technique, called Half-Pulse-Width Read Disturbance (HPWRD) scheme, is proposed. Because the HPWRD scheme is capable of reducing the read disturbance time (tRD) by half, results from a Monte Carlo HSPICE simulation using the parameters of the 45-nm technology show that the HPWRD scheme produces a three order improvement in the read disturbance margin without sacrificing the sensing margin, speed, or energy efficiency, at the cost of an increased area overhead of 4.12% for a sub-array size of 128 × 16.
      Finally, various sensing schemes including the proposed OCDS-SC, DVSS, and OCCS-SA are fairly compared with respect to read energy/bit vs. tsensing and Icell vs. tRD, and concluded that the OCCS-SA is recommended to be applied for high performance and low power STT-RAM applications.

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