Low power delta-sigma analog-to-digital converters using inverter-based amplifier

국문 초록 (Abstract)

본 논문은 인버터 기반의 증폭기와 그를 활용한 델타-시그마 아날로그-디지털 변환기에 대해 논의한다. 인버터 기반의 증폭기는 간단한 구조와 함께 우수한 에너지 효율을 나타낸다. 하지만, 이를 델타-시그마 아날로그-디지털 변환기에 활용할 시, 낮은 직류 이득, PVT 변화에 대한 취약성, 정해지지 않는 동작점과 같은 제한 사항이 존재한다. 이 논문은 인버터 기반의 증폭기의 장점을 최대한 활용하는 동시에 한계점을 해결하여 델타-시그마 아날로그-디지털 변화기에 적용한 세 가지 연구에 대해 다루고 있다.
첫 번째 연구는 저 전력 3 차 델타-시그마 변조기에 대해 다루고 있다. 이 때의 루프 필터에 사용된 적분기에는 역동적 바이어스 인버터가 사용 되었다. 역동적 바이어스 인버터는 캐스코드 트레지스터를 포함한 인버터와 플로팅 전류원, 그리고 두 개의 저장용 커패시터로 이루어져 있다. 이 때, 인버터의 정동작 전류는 플로팅 전류원을 복사한 전하를 두 개의 저장용 커패시터에 저장하여 결정된다. 역동적 바이어스로 인해 발생하는 속도 저하는 기생 커패시터를 상쇄하는 회로를 적용함으로써 해결하였다. 그 결과 설계된 역동적 바이어스 인버터는 기준 전류 대비 최대의 트랜스콘덕턴스를 나타내며 슬루 레이트 역시 최대로 설계되어서 빠른 전하 이동을 달성하였다. 본 연구의 결과로써 제작된 칩은 0.18 μm CMOS 반도체 공정에서
제작되었다. 측정된 결과는 20 kHz 대역폭에서 97.7 dB SNDR, 98.6 dB SNR, 100.5 dB DR 의 결과를 달성하였으며 이 때 300 μW 의 전력을 소비하였다. 이 결과는 178.7 dB 의 FoMDR 을 달성하였으며 이는 지금까지 보고된 최고의 전력효율을 나타낸 연구결과들과 대등한 결과이다.
두 번째 연구는 0.6 V 의 저 전압에서 동작하는 40 kHz 대역폭의 3 차 연속 신호 델타-시그마 변환기이다. 이 때의 루프 필터에 사용된 적분기에는 벌크 제어 인버터 기반의 증폭기가 사용되었다. 증폭기로 사용된 인버터의 입력 트랜지스터들의 벌크는 항상 기준 전류를 참조하는 전압에 의해 제어되게 된다. 인버터의 낮은 직류 이득을 보완하고자, 음의 저항 회로가 인버터의 가상 접지에 연결되어서 적분기의 제한된 응답으로 인해 발생하는 오류들을 보상해준다. 이 때, 음의 저항 회로의 정적 회로 역시 벌크를 제어해서 결정되게 된다. 따라서 그 결과 설계된 적분기는 PVT 변화에 대한 면역성을 나타냈다. 이 연구의 결과는 28 nm CMOS 반도체 공정에서 설계되었다. 이에 대한 시뮬레이션 결과는 86.5 dB DR, 83.0 dB SNDR, 84.0 dB SNR 을 달성하였으며 이때의 전력소모는 33.6 μW 이다. 이 결과는 177.3 dB 의 FoMDR, 173.8 dB 의 FoMSNDR 의 전력효율을 나타내고 있다.
세 번째 연구는 5.2 Mpixel, 12 인치 웨이퍼 규모의 CMOS X-ray 탐지기에 대한 연구이다. 탐지기는 총 169개의 세부 칩으로 구성되어 있으며 각각의 세부칩들은 칩 위에서 연결되게 괸다. 탐지기는 전압에 따라 변화는 커패시터를 적용한 3T pixel을 사용하였고 이를 통해 낮은 잡음과 동시에 높은 정전 용량을 달성하였다. Pixel의 출력은 Column-parallel 리드아웃에 의해 디지털 신호로 검출되게 되며 이 때 리드아웃은 연속 신호 인크리맨털 델타-시그마 변환기를 사용하였다. 이 것의 루프 필터로써 활용된 RC 적분기는 에너지와 면적 효율이 우수한 전류 스타빙 인버터 기반의 증폭기와 음의 저항 회로로 구성되었으며 이로 인해 높은 분해능을 달성함과 동시에 12 인치 웨이퍼에서의 일정한 내구성을 가질 수 있었다. 설계된 16 bit 분해능의 아날로그-디지털 변환기는 45μm의 간격에 삽입될 수 있게 설계되었으며 +0.79/-0.68 LSB의 DNL,
+6.85/-6.15 LSB의 INL, 그리고 88.5 dB DR을 달성하였다. 설계된 탐지기는 30 fps의 속도에서 동작하면서 3.9 W의 전력을 소모하며 181 μVrms의 CFPN, 276 μVrms의 낮은 잡음을 나타냈고 그 결과 88.4dB의 DR을 달성 하였다. 기존의 우수한 연구결과와 비교했을 때 이는 1.8배 더 큰 화소, 1.9배의 높은 화면 처리 속도, 1.9배 높은 전력효율, 그리고 17dB 더 높은 DR을 나타낸다.

다국어 초록 (Multilingual Abstract)

This thesis discusses about an inverter-based amplifier and its use on delta-sigma ADCs. The inverter-based amplifier has an excellent power efficiency with its simple structure but there are lots of obstacles to be implemented in delta-sigma ADCs such as low DC gain, vulnerability over PVT variation, and the undefined operating point. This thesis introduces 3 works of delta-sigma ADC using inverter based amplifier for its loop filter which address the existing limitations while maximizing their energy efficiency.

1st work presents a low power audio 3rd order delta-sigma modulator. This work employs a dynamic bias inverter for the integrators of loop filter which consists of the inverter with cascode transistors and a floating current source with two split storage capacitors. The quiescent current of the inverter is defined by the floating current source with storing its operating point on the storage capacitors. The speed degradation caused by the dynamic biasing of cascode transistors is solved by the proposed biasing scheme which uses a passive parasitic compensation. As a result, the implemented dynamic bias inverter achieves both of the maximum gm/I and slew rate resulting in fast settling behavior while securing its PVT tolerance. The prototype delta-sigma modulator is fabricated in 0.18 μm CMOS process and achieves 97.7 dB SNDR, 98.6 dB SNR, and 100.5 dB DR in a 20 kHz signal bandwidth while consuming 300 μW at 1.8 V supply. Consequently, this results in the FoMDR of 178.7 dB which is comparable result with the state-of-the-art works.

2nd work presents a 0.6 V 40 kHz 3rd order delta-sigma modulator. This work employs a bulk-controlled inverter-based amplifier for the integrators of loop filter. The bulk of input transistor pairs in the simple inverter is controlled by the regulated bias voltage which always track the reference current. To alleviate the low DC gain of the inverter, a negative-R is connected to the virtual ground of the inverter thus compensating the induced error by the finite response of the integrator. The quiescent current of the negative-R is also controlled by controlling its bulk. As a result, the implemented integrator maintains its performance over the PVT variation. This work is designed in 28 nm CMOS process. The simulated result of this achieves 86.5 dB DR, 83.0 dB SNDR, and 84.0 dB SNR while consuming only 33.6 μW. This corresponds to the state-of-the-art of 177.3 dB FoMDR and 173.8 dB FoMSNDR.

3rd work presents a 5.2 Mpixel, 12-inch wafer-scale CMOS X-ray detector. The detector consists of on-chip stitched 169 sub-chips. The detector employs a 3T pixel with a voltage-controlled storage capacitor to achieve both of a low dark random noise (RN) and a large well capacity. The pixel outputs are read out by column-parallel continuous-time incremental delta-sigma ADC which adopts an energy- and area-efficient current starved inverter-based amplifier and a negative-R for RC integrators of loop filter. This enables high resolution and robustness over the 12-inch wafer. This work is fabricated in a 1P4M 65 nm CMOS process. The 16-bit ADC implemented within 45 μm pitch achieves a DNL of +0.79/-0.65 LSB, and INL of +6.85/-6.15 LSB and a peak SNR of 88.5 dB with a conversion time of 12.6 μs. This detector achieves a CFPN of 181 μVrms, a dark RN of 267 μVrms, a DR of 88.4 dB, while consuming 3.9 W at 30 fps. Compared to the state-of-the-arts, this work achieves 3x larger spatial resolution, 1.8x higher pixel rate, 1.9x higher energy efficiency, and 17 dB higher DR, simultaneously.