Low-power continuous-time delta-sigma analog-to-digital converter using negative-R compensation

국문 초록 (Abstract)

이 논문에서는 연속 시간 델타-시그마 아날로그-디지털 변환기 설계
방법론에 관한 분석을 바탕으로, 초 저 전력 연속 시간 델타-시그마
아날로그-디지털 변환기와 오디오 애플리케이션을 위한 고 해상도 저
전력 연속 시간 델타-시그마 아날로그-디지털 변환기를 제안합니다.
첫 번째 연구는 음-저항 보상 적분기를 활용한 초 저 전력 연속 시간
델타-시그마 아날로그-디지털 변환기를 제안합니다. 이 연속 시간 델타-
시그마 아날로그-디지털 변환기 에서는 Loop filter 내부에서 증폭기의
한정된 전압 이득 및 대역폭으로 인해 발생하는 Active-RC 적분기의
적분 신호 손실, 잡음, 그리고 왜곡을 virtual ground 에 음-저항을
적용함으로써, 이를 보상해주는 음-저항 보상 적분기를 사용합니다.
이에 따라, 90dB 이상의 동적 영역을 매우 낮은 전력을 소모하여 달성
하였습니다. 위 연속 시간 델타-시그마 아날로그-디지털 변환기는 55 /
68 μW 의 전력을 소모하여 93.1 / 98.2 dB 의 동적 영역, 88.5 / 94.1 dB 의
신호 대 잡음 및 왜곡 비율을 달성 하였습니다. 이는 178.7 / 183.6 dB 의
에너지 효율 FoM 에 해당합니다.
두 번째 연구는 오디오 애플리케이션을 위한 고 해상도 저 전력 연속
시간 델타-시그마 아날로그-디지털 변환기를 제안합니다. 이 연속 시간
델타-시그마 아날로그-디지털 변환기 에서는 고 해상도를 달성하는데
있어 최대의 장애물이 되는 증폭기의 1/f 잡음을 Chopping 을 적용한 음-
저항 적분기를 이용하여 제거하였습니다. 동시에, 음-저항 적분기의
특성을 유지하므로, 한정된 전압 이득 및 대역폭으로 인해 발생하는
Active-RC 적분기의 적분 신호 손실, 잡음, 그리고 왜곡 또한 보상됩니다.
또한, 3-level 디지털-아날로그 변환기를 이용한 FIR-DAC 을 사용
함으로써, 연속시간 델타-시그마 아날로그-디지털 변환기의 선형성을
향상시킵니다. 위 연속 시간 델타-시그마 아날로그-디지털 변환기는 134
μW 의 전력을 소모하여 102.8 dB 의 동적 영역, 99.4 dB 의 신호 대 잡음
및 왜곡 비율을 달성 하였습니다. 이는 185.3 dB 의 에너지 효율 FoM 에
해당합니다.

다국어 초록 (Multilingual Abstract)

In this thesis, low-power continuous-time (CT) ΔΣ analog-to-digital converters (ADCs) employing a negative-R compensation are described. The first study present ultra-low-power (ULP) CT ΔΣ ADCs using a negative-R compensation. In this work, RC integrator, which is most commonly used building block to realize loop filter of CT ΔΣ ADCs, are modified by employing the negative-R at its closed-loop virtual ground node. The integrator is dubbed as ‘negative-R assisted integrator’ and mitigates the opamp specifications, which enables a power reduction. Two prototypes CT ΔΣ ADCs with the negative-R assisted integrators using a 2- and tri-level qunatizer are proposed. The first ADC with single-bit CT ΔΣ ADC achieves DR, SNDR, and spurious-free dynamic range (SFDR) of 93.1, 88.5, and 100.5 dB, respectively, in an audio bandwidth (20-kHz), consuming 55 μW in a 1.2-V. The second ADC with 3-level CT ΔΣ ADC delivers DR, SNDR, SFDR of 98.2, 94.1, and 107 dB, respectively, in an audio bandwidth (24-kHz), consuming 68 μW in a 1.2-V. The Schreier’s figures of merit of the CT ΔΣ ADCs are 178.7 and 183.6 dB, which are comparable and superior to the other works. The second study shows a low-power, high-resolution audio-band CT ΔΣ ADC using a negative-R incorporating a chopping and a 6 tap 3-level finite impulse response (FIR) DAC. The first op amp noise is cancelled with the negative-R at the integrator’s virtual ground, and the negative R employs chopping to eliminate its inherent 1 / f noise. A feedback DAC is designed with a 6-tap 3-level FIR-DAC and inter-symbol interference (ISI) of DAC is lower than –120 dB. It delivers 99.4 dB, 101 dB, and 102.8 dB SNDR, SNR, and DR, respectively. Also, SFDR of 110.2 dB is achieved over a 24 kHz bandwidth, dissipating 134 μW. The corresponding figure-of-merit (FoM) of ADC is 185.3 dB.