RISS 학술연구정보서비스

검색
다국어 입력

http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.

변환된 중국어를 복사하여 사용하시면 됩니다.

예시)
  • 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
  • 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
닫기
    인기검색어 순위 펼치기

    RISS 인기검색어

      (A) capacitively degenerated dynamic amplifier with nonlinear slope factor compensation

      한글로보기

      https://www.riss.kr/link?id=T15519639

      • 0

        상세조회
      • 0

        다운로드
      서지정보 열기
      • 내보내기
      • 내책장담기
      • 공유하기
      • 오류접수

      부가정보

      국문 초록 (Abstract) kakao i 다국어 번역

      본 연구는 높은 선형성을 가지는 능동 증폭기의 구조를 제안한다. 지난 수십 년 동안 아날로그 데이터를 디지털 데이터로 변환하는 방법에 대한 연구에 대한 수요는 꾸준히 진화되어 왔다. 아날로그-디지털-변환기(이후 ADC)의 경우 많은 곳에 사용되지만 무선 통신 시스템의 경우 (GSM, LTE), 넓은 대역폭을 필요로 한다. 파이프 라인 ADC의 경우 이러한 목적에 적합하다. 파이프 라인 ADC는 대역폭과 해상도를 목표에 맞게 설계하기위해 잔여 전압 증폭기를 사용하곤 하는데, 이 때 사용되어지는 잔여 전압 증폭기의 경우 ADC의 성능 저하를 방지하기 위해 높은 선형성(>80dB), 낮은 잡음 성능을 필요로 한다. 이를 위해 과거에는 폐쇄 루프 구조를 가지는 정전류 증폭기를 주로 사용하였지만, 높은 전력 소모량을 가지고 있어 전체 ADC의 전력 소모량이 증가하는 단점을 가지고 있었다. 이러한 전력 소모에 대한 문제를 해결 하기 위해 능동 증폭기가 제안되었다.
      능동 증폭기는 케페시터를 이용하여 평소에는 전력을 케페시터에 저장해 두었다가, 증폭기의 동작이 필요할 경우 해당 케페시터에 저장된 전력을 사용하여 파워 소모량을 최소화 할 수 있었으나, 개방 루프 구조의 한계로 인해 높은 선형성을 가지기 힘들고, 공정 산포, 온도 등 주변 환경에 대한 민감도가 높아 높은 성능을 필요로 하는 파이프라인ADC에는 사용되지 못했다. 이를 해결하기 위해 아날로그 혹은 디지털 보정 방법들이 제안되었지만 이 역시 많은 전력 소모를 필요로 하여 주 목적인 전력 소모량 감소에 어긋나는 기법이었다.
      이를 해결하기 위해 입력 트렌지스터의 소스단에 케페시터를 추가하여 정전 용량 축퇴 기법을 이용하여 입력 트렌지스터의 선형성을 보상하여 낮은 전력소모로 높은 선형성을 가지는 능동 증폭기의 구조가 제안되었지만 해당 구조는 입력 트렌지스터가 가지는 경사계수의 비선형성에 의해 선형성이 제한된다는 문제가 있었다.
      본 연구는 위에서 문제가 되었던 경사계수의 비선형성을 보상하여 정전 용량 축퇴 증폭기 구조의 선형성을 어떠한 공정에서도 극대화 할 수있는 방법을 제시하였다. 경사계수 보정을 위해 교차구조의 트렌지스터를 입력 트렌지스터의 소스단에 추가하였다. 본 연구에서 제안된 구조를 기존 구조와 비교, 분석하기 위해 두 구조 모두 28nm 공정으로 설계되었고, 두 구조 모두 0.003mm2의 크기를 가진다. 두 구조를 비교한 결과 제안된 구조는 기존 구조에 비해 최소 9.2dB 높은 선형성을 가지는 것이 확인되었으며, 시간과 바이어스 전류에 대한 특성도 크게 개선되었음을 확인하였다. 2.5kHz, 100-mVpp 사인파 입력이 들어올 경우, 101.7dB의 SFDR을 가지며, 나이키스트 입력에서는 99.2dB의 SFDR을 가진다 (기존 구조의 경우 각각, 90.3dB, 90.0dB). 위에서 언급한 개선 및 성능은 모두 기존 구조와 비교하였을 때 추가 전력 소모 없이 얻어낸 결과로 기존 구조와 제안된 구조 모두 1.8V에서 41uW의 전력을 소모하고 있다.
      번역하기

      본 연구는 높은 선형성을 가지는 능동 증폭기의 구조를 제안한다. 지난 수십 년 동안 아날로그 데이터를 디지털 데이터로 변환하는 방법에 대한 연구에 대한 수요는 꾸준히 진화되어 왔다. ...

      본 연구는 높은 선형성을 가지는 능동 증폭기의 구조를 제안한다. 지난 수십 년 동안 아날로그 데이터를 디지털 데이터로 변환하는 방법에 대한 연구에 대한 수요는 꾸준히 진화되어 왔다. 아날로그-디지털-변환기(이후 ADC)의 경우 많은 곳에 사용되지만 무선 통신 시스템의 경우 (GSM, LTE), 넓은 대역폭을 필요로 한다. 파이프 라인 ADC의 경우 이러한 목적에 적합하다. 파이프 라인 ADC는 대역폭과 해상도를 목표에 맞게 설계하기위해 잔여 전압 증폭기를 사용하곤 하는데, 이 때 사용되어지는 잔여 전압 증폭기의 경우 ADC의 성능 저하를 방지하기 위해 높은 선형성(>80dB), 낮은 잡음 성능을 필요로 한다. 이를 위해 과거에는 폐쇄 루프 구조를 가지는 정전류 증폭기를 주로 사용하였지만, 높은 전력 소모량을 가지고 있어 전체 ADC의 전력 소모량이 증가하는 단점을 가지고 있었다. 이러한 전력 소모에 대한 문제를 해결 하기 위해 능동 증폭기가 제안되었다.
      능동 증폭기는 케페시터를 이용하여 평소에는 전력을 케페시터에 저장해 두었다가, 증폭기의 동작이 필요할 경우 해당 케페시터에 저장된 전력을 사용하여 파워 소모량을 최소화 할 수 있었으나, 개방 루프 구조의 한계로 인해 높은 선형성을 가지기 힘들고, 공정 산포, 온도 등 주변 환경에 대한 민감도가 높아 높은 성능을 필요로 하는 파이프라인ADC에는 사용되지 못했다. 이를 해결하기 위해 아날로그 혹은 디지털 보정 방법들이 제안되었지만 이 역시 많은 전력 소모를 필요로 하여 주 목적인 전력 소모량 감소에 어긋나는 기법이었다.
      이를 해결하기 위해 입력 트렌지스터의 소스단에 케페시터를 추가하여 정전 용량 축퇴 기법을 이용하여 입력 트렌지스터의 선형성을 보상하여 낮은 전력소모로 높은 선형성을 가지는 능동 증폭기의 구조가 제안되었지만 해당 구조는 입력 트렌지스터가 가지는 경사계수의 비선형성에 의해 선형성이 제한된다는 문제가 있었다.
      본 연구는 위에서 문제가 되었던 경사계수의 비선형성을 보상하여 정전 용량 축퇴 증폭기 구조의 선형성을 어떠한 공정에서도 극대화 할 수있는 방법을 제시하였다. 경사계수 보정을 위해 교차구조의 트렌지스터를 입력 트렌지스터의 소스단에 추가하였다. 본 연구에서 제안된 구조를 기존 구조와 비교, 분석하기 위해 두 구조 모두 28nm 공정으로 설계되었고, 두 구조 모두 0.003mm2의 크기를 가진다. 두 구조를 비교한 결과 제안된 구조는 기존 구조에 비해 최소 9.2dB 높은 선형성을 가지는 것이 확인되었으며, 시간과 바이어스 전류에 대한 특성도 크게 개선되었음을 확인하였다. 2.5kHz, 100-mVpp 사인파 입력이 들어올 경우, 101.7dB의 SFDR을 가지며, 나이키스트 입력에서는 99.2dB의 SFDR을 가진다 (기존 구조의 경우 각각, 90.3dB, 90.0dB). 위에서 언급한 개선 및 성능은 모두 기존 구조와 비교하였을 때 추가 전력 소모 없이 얻어낸 결과로 기존 구조와 제안된 구조 모두 1.8V에서 41uW의 전력을 소모하고 있다.

      더보기

      다국어 초록 (Multilingual Abstract) kakao i 다국어 번역

      This paper presents a new dynamic amplifier structure for high linearity. This dynamic amplifier has the best SFDR at Nyquist with 100mVpp input signal. The key to this performance is to compensate the nonlinear slope factor n of the amplifiers, which limits the linearity of the amplifier. The prototype amplifier is fabricated in a 28-nm CMOS process and it achieves 99.2dB SFDR and -92.1dB THD at 16MS/s, consumes 41μW, and core area is only 0.003mm2.
      번역하기

      This paper presents a new dynamic amplifier structure for high linearity. This dynamic amplifier has the best SFDR at Nyquist with 100mVpp input signal. The key to this performance is to compensate the nonlinear slope factor n of the amplifiers, which...

      This paper presents a new dynamic amplifier structure for high linearity. This dynamic amplifier has the best SFDR at Nyquist with 100mVpp input signal. The key to this performance is to compensate the nonlinear slope factor n of the amplifiers, which limits the linearity of the amplifier. The prototype amplifier is fabricated in a 28-nm CMOS process and it achieves 99.2dB SFDR and -92.1dB THD at 16MS/s, consumes 41μW, and core area is only 0.003mm2.

      더보기

      분석정보

      View

      상세정보조회

      0

      Usage

      원문다운로드

      0

      대출신청

      0

      복사신청

      0

      EDDS신청

      0

      동일 주제 내 활용도 TOP

      더보기

      주제

      연도별 연구동향

      연도별 활용동향

      연관논문

      연구자 네트워크맵

      공동연구자 (7)

      유사연구자 (20) 활용도상위20명

      이 자료와 함께 이용한 RISS 자료

      나만을 위한 추천자료

      해외이동버튼