마이크로파이프라인 회로를 위한 지연 고장 테스트 = Path Delay Testing for Micropipeline Circuits

국문 초록 (Abstract)

마이크로파이프라인 회로의 모든 연산 소자의 타이밍은 아주 중요하다. 스캔 플립플롭을 이용한 경로 지연고장 테스팅에 관한 기존 연구들은 두 개의 테스트 패턴 중 두 번째 패턴의 조절용이도가 높아야 한다는 점을 간과하였다. 본 논문에서는 작은 면적 오버헤드로 마이크로파이프라인 회로의 경로 지연고장을 테스트 할 수 있는 새로운 스캔 래치 및 테스트 방법을 제안하였다. 새로운 스캔 래치를 사용하여 마이크로파이프라인의 경로지연고장을 테스트한 결과에서 기존연구에 비해 높은 경성 경로 지연고장 검출율을 얻었다. 또한 제안된 스캔 래치는 마이크로파이프라인의 고착고장 검출율 위한 BIST로 응용을 확대하기 쉽다.

다국어 초록 (Multilingual Abstract)

The timings of all computational elements in the micropipeline circuits are important. The previous researches on path delay testing using scan methods make little account of the characteristic of the path delay tests that the second test pattern must be more controllable. In this paper, a new scan latch is proposed which is suitable to path delay testing of the micropipelines and has small area overhead. Results show that path delay faults in the micropipeline circuits using the new scan are testable robustly and the fault coverage is higher than the previous researches. In addition, the new scan latch for path delay faults testing in the micropipeline circuits can be easily expanded to the applications such as BIST for stuck-at faults.

목차 (Table of Contents)

• 요약
• Abstract
• Ⅰ. 서론
• Ⅱ. 경로 지연 고장 테스트
• Ⅲ. 기존 마이크로파이프라인 테스트 구조
• Ⅳ. 마이크로파이프라인의 경로지연고장 테스팅을 위한 새로운 스캔 셀
• Ⅴ. ATPG를 이용한 마이크로파이프라인의 지연고장 테스트 패턴 생성
• Ⅵ. 결과
• Ⅶ. 결론
• 참고문헌
• 저자소개