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      Cu/Sn 비아를 적용한 일괄적층 방법에 의한 다층연성기판의 제조 = Fabrication of Laminated Multi-layer Flexible Substrate with Cu/Sn Via

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      https://www.riss.kr/link?id=A101205001

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      국문 초록 (Abstract)

      다층 연성기판은 높은 전기 전도성과 낮은 절연상수로 잘 알려진 구리와 폴리이미드로 구성되어 있다. 본 연구에서는 이러한 다층연성기판을 패턴된 스테인리스 스틸 위에 구리선을 전기도...

      다층 연성기판은 높은 전기 전도성과 낮은 절연상수로 잘 알려진 구리와 폴리이미드로 구성되어 있다. 본 연구에서는 이러한 다층연성기판을 패턴된 스테인리스 스틸 위에 구리선을 전기도금하고 폴리이미드를 코팅함에 의해서 균일한 형태의 $5{\mu}m$-pitch의 전도선을 제조하는데 성공하였다. 또한, 다층기판 형성시 비아흘은 UV 레이저로 형성시켰으며 구리와 주석을 전기 도금함으로 이를 채웠다. 그런다음 비아와 전도선이 붙은 채로 스테인리스 스틸에서 벗겨냈다. 이렇게 형성된 각각의 층을 한번에 적층하여 다층연성기판을 완성하였다. 적층시 주석과 구리사이에 고체상태 반응(Solid state reaction)이 발생하여 $Cu_6Sn_5$ and $Cu_3Sn$을 형성하였으며 비아패드에 비아가 수직으로 위치한 완전한 형태의 층간 연결을 형성하였다. 이러한 비아 형성 공정은 V형태의 비아나 페이스트 비아와 비교할 때 좋은 전기적 특성, 저가공정등의 여러 장점을 가지고 있다.

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      다국어 초록 (Multilingual Abstract)

      A multi-layer flexible substrate is composed of copper(Cu)/polyimide that are known as good electrical conductivity, and low dielectric constant, respectively. In this study. conductor line of $5{\mu}m$-pitch was successfully fabricated without non-un...

      A multi-layer flexible substrate is composed of copper(Cu)/polyimide that are known as good electrical conductivity, and low dielectric constant, respectively. In this study. conductor line of $5{\mu}m$-pitch was successfully fabricated without non-uniform pattern shape by electroplating copper and coating polyimide on patterned stainless steel. For multi-layer flexible substrate, via holes were drilled by UV laser and filled with electroplating copper and tin. And then, the PI layer with vias and conductor lines was stripped from stainless steel substrate. The PI layers were laminated at once with careful alignment between layers. Solid state reaction between tin and copper during lamination formed the intermetallic compounds of $Cu_6Sn_5$($\eta$-phase) and $Cu_3Sn$($\epsilon$-Phase) and achieved a complete inter-connection by vertically positioning the plugged via holes on via pad. The via formation process has several advantages; such as better electrical property and lower cost than V type via and paste via.

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      참고문헌 (Reference)

      1 "Ultra-high-density 3D Chip Stacking Technology" 27-30, May2003

      2 "PCB handbook" McGraw Hill December,1995

      3 "Microelectronics Packaging Handbook" Chapman & Hall 1997

      4 "International Technology Roadmap for semiconductors" 2002

      5 "Electroplating Cu Fillings for Through-Vias for Three-Dimensional Chip Stacking" CA 1432-1438, May.2002

      6 "Aging Characteristic of Intermetallic Compounds and Bonding Strength of Flip-Chip Solder Bump" 9 (9): 35-, 2002

      7 "A Novel Technology for Stacking Microvias on Printed Wiring Board" 27-30, Ma2003

      1 "Ultra-high-density 3D Chip Stacking Technology" 27-30, May2003

      2 "PCB handbook" McGraw Hill December,1995

      3 "Microelectronics Packaging Handbook" Chapman & Hall 1997

      4 "International Technology Roadmap for semiconductors" 2002

      5 "Electroplating Cu Fillings for Through-Vias for Three-Dimensional Chip Stacking" CA 1432-1438, May.2002

      6 "Aging Characteristic of Intermetallic Compounds and Bonding Strength of Flip-Chip Solder Bump" 9 (9): 35-, 2002

      7 "A Novel Technology for Stacking Microvias on Printed Wiring Board" 27-30, Ma2003

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      2018-01-01 평가 등재학술지 유지 (등재유지) KCI등재
      2015-01-01 평가 등재학술지 유지 (등재유지) KCI등재
      2011-06-28 학술지명변경 한글명 : 마이크전자 및 패키징학회지 -> 마이크로전자 및 패키징학회지
      외국어명 : The Microelectronics and Packaging Society -> Jornal of the Microelectronics and Packaging Society
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      2011-01-01 평가 등재학술지 유지 (등재유지) KCI등재
      2009-01-01 평가 등재 1차 FAIL (등재유지) KCI등재
      2007-01-01 평가 등재학술지 유지 (등재유지) KCI등재
      2004-01-01 평가 등재학술지 선정 (등재후보2차) KCI등재
      2003-01-01 평가 등재후보 1차 PASS (등재후보1차) KCI등재후보
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      기준연도 WOS-KCI 통합IF(2년) KCIF(2년) KCIF(3년)
      2016 0.48 0.48 0.43
      KCIF(4년) KCIF(5년) 중심성지수(3년) 즉시성지수
      0.39 0.35 0.299 0.35
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