A 13.56 MHz CMOS Multi-Stage Rectifier for Wireless Power Transfer in Biomedical Applications

Hyouk-Kyu Cha(차혁규) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.3

0.18-μm CMOS 반도체 공정을 이용하여 신체에 깊이 이식되어 있는 deep implant 의료 전자기기에서의 무선전력전달을 위한 고효율의 다단 정류기 (multi-stage rectifier)를 구현하였다. 세 개의 단계로 이루어진 정류기는 cross-coupled 된 구조를 이용하여 외부에서 전달되는 작은 AC 입력 신호를 boost하여 1.2-1.5 V의 DC 출력 신호를 implant 전자기기로 전달한다. 설계 된 정류기는 13.56 MHz에서 0.6-Vpp의 작은 RF 입력 신호와 10-kΩ의 load 저항이 연결 된 측정 환경에서 최대 70 %의 전력 변환 효율을 달성하였다. An efficient multi-stage rectifier for wireless power transfer in deep implant medical devices is implemented using 0.18-μm CMOS technology. The presented three-stage rectifier employs a cross-coupled topology to boost a small input AC signal from the external device to produce a 1.2-1.5 V output DC signal for the implant device. The designed rectifier achieves a maximum measured power conversion efficiency of 70% at 13.56 MHz under the conditions of a low 0.6-Vpp RF input signal with a 10-kΩ output load resistance.

초음파 의료 영상 시스템을 위한 재구성 가능한 아날로그 집적회로

차혁규(Hyouk-Kyu Cha) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.12

본 논문에서는 초음파 의료 영상 시스템을 위한 아날로그 front-end 집적회로를 0.18-㎛ 표준 CMOS 반도체 공정을 이용하여 설계하였다. 제안 된 front-end 회로는 2.6 ㎒에서 15-V 고전압 펄스 신호를 생성하는 송신부와 고전압 차단 스위치 및 저전력 저잡음 증폭기에 해당하는 수신부를 모두 포함하고 있으며, 동작 모드에 따라서 송신부의 출력 드라이버를 수신단의 스위치 회로로 재구성이 가능하도록 설계를 하여 기존 front-end 회로와 비교하였을 때 한 채널 당 70% 이상의 칩 면적을 줄일 수 있다. 설계 된 단일 채널 front-end회로는 0.045 ㎟ 이하의 작은 칩 면적을 차지함으로써 다중 어레이 방식의 초음파 의료 영상 시스템에 적용 시 작은 면적으로 구현이 가능하다. This paper presents an analog front-end integrated circuit (IC) for medical ultrasound imaging systems using standard 0.18-㎛ CMOS process. The proposed front-end circuit includes the transmit part which consists of 15-V high-voltage pulser operating at 2.6 ㎒, and the receive part which consists of switch and a low-power low-noise preamplifier. Depending on the operation mode, the output driver in the transmit pulser can be reconfigured as the switch in the receive path and thus the area of the overall front-end IC is reduced by over 70% in comparison to previous work. The designed single-channel front-end prototype consumes less than 0.045 ㎟ of core area and can be utilized as a key building block in highly-integrated multi-array ultrasound medical imaging systems.

체내 이식 신경 신호 기록 장치를 위한 저전압 저전력 아날로그 Front-End 집적회로

차혁규(Hyouk-Kyu Cha) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.10

본 논문에서는 체내 이식용 신경 신호 기록 장치를 위한 저전압 저전력 아날로그 front-end 집적회로를 설계하였다. 제안된 집적 회로는 1 Hz에서 5 kHz 주파수 대역에 존재하는 신경 신호를 처리하기 위해 저잡음 neural 증폭기와 대역폭 조절이 가능한 능동 bandpass 필터로 구성되어 있다. Neural 증폭기는 우수한 잡음 특성을 위해 source-degenerated folded-cascode 연산증폭기를 기반으로 하여 설계하였고, 능동 필터의 경우 저전력의 current-mirror 연산증폭기를 이용하여 설계하였다. 능동필터의 high-pass cutoff 주파수는 1 Hz에서 300 Hz까지 제어가 가능하며, low-pass cutoff 주파수는 300 Hz에서 8 kHz까지 제어가 가능하다. 전체 아날로그 front-end 회로는 53.1 dB의 전압 이득 성능과 1 Hz에서 10 kHz 대역에 대해서 4.68 μVrms의 입력 잡음 성능과 3.67의 noise efficiency factor 성능을 보인다. 0.18-μm CMOS 공정을 이용하여 설계를 하였고 1-V 전원에서 3.2 μW의 전력 소모 성능을 갖는다. 칩 레이아웃 면적은 0.19 mm² 이다. A low-voltage, low-power analog front-end IC for neural recording implant devices is presented. The proposed IC consists of a low-noise neural amplifier and a programmable active bandpass filter to process neural signals residing in the band of 1 Hz to 5 kHz. The neural amplifier is based on a source-degenerated folded-cascode operational transconductance amplifier (OTA) for good noise performance while the following bandpass filter utilizes a low-power current-mirror based OTA with programmable high-pass cutoff frequencies from 1 Hz to 300 Hz and low-pass cutoff frequencies from 300 Hz to 8 kHz. The total recording analog front-end provides 53.1 dB of voltage gain, 4.68 μVrms of integrated input referred noise within 1 Hz to 10 kHz, and noise efficiency factor of 3.67. The IC is designed using 0.18-μm CMOS process and consumes a total of 3.2 μW at 1-V supply voltage. The layout area of the IC is 0.19 mm².

A High-Voltage Compliant Neural Stimulation IC for Implant Devices Using Standard CMOS Process

알피안 압디,차혁규,Abdi, Alfian,Cha, Hyouk-Kyu The Institute of Electronics and Information Engin 2015 전자공학회논문지 Vol.52 No.5

본 논문에서는 신경 관련 인공 전자기기를 위한 신경 자극 집적회로를 $0.18-{\mu}m$ 표준 CMOS 반도체 공정을 이용하여 설계하였다. 제안 된 신경 자극 회로는 12.8-V 전원을 사용하면서 $10-k{\Omega}$의 부하에 최대 1 mA의 전류까지 전달이 가능하다. 표준 CMOS 공정 기술로 구현을 위해서 저전압 트랜지스터만을 이용하여 설계를 하였고, 고전압에서의 안정적인 동작을 위하여 트랜지스터 스태킹 기술을 적용하였다. 또한, 신경 자극 동작 후 전하 잔여량이 남아 있지 않도록 active charge balancing회로를 포함하였다. 제안 된 단일 채널 자극 집적회로의 경우 디지털-아날로그 변환기, 전류 출력 드라이버, 레벨 시프터, 디지털 제어 부분, 그리고 active charge balancing 회로까지 모두 포함하여 전체 칩 레이아웃 면적은 $0.13mm^2$을 차지하며, 다중 채널 방식의 신경 자극 기능의 체내 이식용 인공 전자기기 시스템에 적용을 하는데 적합하다. This paper presents the design of an implantable stimulation IC intended for neural prosthetic devices using $0.18-{\mu}m$ standard CMOS technology. The proposed single-channel biphasic current stimulator prototype is designed to deliver up to 1 mA of current to the tissue-equivalent $10-k{\Omega}$ load using 12.8-V supply voltage. To utilize only low-voltage standard CMOS transistors in the design, transistor stacking with dynamic gate biasing technique is used for reliable operation at high-voltage. In addition, active charge balancing circuit is used to maintain zero net charge at the stimulation site over the complete stimulation cycle. The area of the total stimulator IC consisting of DAC, current stimulation output driver, level-shifters, digital logic, and active charge balancer is $0.13mm^2$ and is suitable to be applied for multi-channel neural prosthetic devices.

Radio Frequency Energy Harvesting for Biomedical Applications

LeGiang Tran,Hyouk-Kyu Cha(차혁규),Woo-Tae Park(박우태) 대한기계학회 2015 대한기계학회 춘추학술대회 Vol.2015 No.11

초저전력 저잡음 듀얼 채널 CMOS 뇌신경 신호 기록 아날로그 집적회로

김형석(Hyung Seok Kim),차혁규(Hyouk-Kyu Cha) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.3

본 논문에서는 뇌신경 신호 기록을 위한 dual-channel CMOS 아날로그 front-end 집적회로를 설계하였다. 제안 된 집적회로는 1 Hz에서 수 kHz 주파수 대역에서 관찰할 수 있는 뇌신경 신호를 처리하기 위한 저전력 저잡음 neural 증폭기와 추가적인 이득과 대역폭의 조절이 가능한 가변 이득 증폭기, 다채널 구성에서 전체 아날로그 front-end의 전력소모를 줄이고 각 채널의 re-set시간을 조절할 수 있는 제어회로로 구성되어 있다. 저전력으로 우수한 잡음 특성을 갖는 neural 증폭기를 위해 complementary cascode input 기반의 연산증폭기를 설계하였고, 가변 이득 증폭기는 저전력에 초점을 두고 current-mirror기반의 연산증폭기를 사용하고, 제어회로는 기본적인 디지털 논리회로를 응용하였다. 가변 이득 증폭기에서 6 dB에서 24 dB까지 추가이득과 1 Hz에서 440 Hz까지 high-pass cutoff 주파수 조절이 가능하고, 600 Hz에서 10 kHz까지 low-pass cutoff 주파수의 조절이 가능하다. 제어회로는 제어신호에 따라 채널을 선택하고 초기 re-set시간의 제어가 가능하며, 선택되지 않은 채널의 전력공급을 중단한다. 전체 아날로그 front-end 집적회로는 최대 63.7 dB의 전압 이득과 1 Hz에서 10 kHz 대역에 대해 3.49 μ Vrms의 integrated input referred 잡음 성능으로 noise efficiency factor는 1.96이다. 1-V 전원에서 2 μW의 전력을 소모하고, 채널 당 칩 레이아웃 면적은 0.13 mm²으로 0.18-μm 표준 CMOS 공정을 이용하여 설계하였다. In this paper, a dual-channel CMOS analog front-end IC for neural recording applications is designed. The proposed low-power low-noise IC is composed of a neural amplifier for processing neural signals that can be observed in the frequency range of 1 Hz to several kHz, a variable gain amplifier for controlling additional gain and bandwidth, control circuit that can reduce power consumption of the overall analog front-end and adjust the re-set time of each channel. A complementary cascode input based operational transconductance amplifier(OTA) is designed for the low-power neural amplifier, while the variable gain amplifier uses a current-mirror-based OTA with a focus on low power, and the control circuit applies basic digital logic circuits. The variable gain amplifier has the voltage gain with a range of 6 dB to 24 dB and can adjust high-pass cutoff frequency from 1 Hz to 440 Hz and low-pass cutoff frequency from 600 Hz to 10 kHz. The control circuit selects a channel according to the control signal, controls the initial re-set time, and cutoffs the power to the unselected channel. The overall analog front-end IC has a maximum voltage gain of 63.7 dB and a noise efficiency factor of 1.96 with an integrated input referred noise of 3.49 μVrms for the 1 Hz to 10 kHz band. It consumes 2 μW of power from the 1-V power supply while the chip layout area per channel is 0.13 mm² and is designed using 0.18-μm standard CMOS process.

공통 모드 아티팩트 제거 루프가 있는 저전력 재구성 가능한 뇌 신경 인터페이스 아날로그 프론트엔드 집적회로

홍순성(Soonseong Hong),차혁규(Hyouk-Kyu Cha) 대한전자공학회 2023 전자공학회논문지 Vol.60 No.6

자극 아티팩트에 내성이 있는 신경 신호 기록을 위한 저전력, 저잡음 초퍼 증폭기

최동훈(Dong-Hoon Choi),차혁규(Hyouk-Kyu Cha) 대한전자공학회 2021 대한전자공학회 학술대회 Vol.2021 No.11

큰 입력 임피던스를 가지며 최대 1Vpp 공통모드 간섭에 내성이 있는 LFP대역 초저전력, 저잡음 초퍼 증폭기

홍순성(Soon-Seong Hong),차혁규(Hyouk-Kyu Cha) 대한전자공학회 2022 대한전자공학회 학술대회 Vol.2022 No.11

A Highly-Integrated Analog Front-End IC for Medical Ultrasound Imaging Systems

Aditya Banuaji(아디탸 바누아지),Hyouk-Kyu Cha(차혁규) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.12

초음파 의료 영상 응용 분야를 위한 고전압 고집적 아날로그 front-end 집적회로를 0.18-μm 표준 CMOS 반도체 공정을 이용하여 구현하였다. 제안 된 아날로그 front-end 집적회로는 2.6 MHz에서 15 Vp-p 전압까지 동작하는 트랜지스터 stacking 구조를 이용한 고전압 펄서와, 저전압에서 동작하는 저잡음 transimpedance 증폭기, 그리고 송신부와 수신부의 분리를 위한 고전압 차단 스위치로 구성되어 있다. 설계 된 집적회로는 0.15 mm<SUP>2</SUP> 이하의 작은 면적을 사용함으로써 휴대용 영상 시스템을 포함한 다중 어레이 초음파 의료 영상 시스템에 적용이 가능하다. A high-voltage highly-integrated analog front-end (AFE) IC for medical ultrasound imaging applications is implemented using standard 0.18-μm CMOS process. The proposed AFE IC is composed of a high-voltage (HV) pulser utilizing stacked transistors generating up to 15 Vp-p pulses at 2.6 MHz, a low-voltage low-noise transimpedance preamplifier, and a HV switch for isolation between the transmit and receive parts. The designed IC consumes less than 0.15 mm<SUP>2</SUP> of core area, making it feasible to be applied for multi-array medical ultrasound imaging systems, including portable handheld applications.