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TSV 구리 필링 공정에서 JGB의 농도와 전류밀도의 상관 관계에 관한 연구
장세현,최광성,이재호,Jang, Se-Hyun,Choi, Kwang-Seong,Lee, Jae-Ho 한국마이크로전자및패키징학회 2015 마이크로전자 및 패키징학회지 Vol.22 No.4
비아 필링에 있어서 void나 seam 생성이 없이 비아를 채우는 것은 매우 중요한 사항으로 전류밀도, 전류모드, 첨가제 등을 변화시켜 결함없는 비아를 얻어왔다. 그러나 다양한 첨가제의 부산물이 오염의 원인이 되며 도금액의 수명을 줄이는 문제점이 있었다. 본 연구에서는 오염을 최소화하기 위하여 다른 첨가제가 없이 JGB만을 사용하여 JGB 농도와 전류밀도 변화에 따른 비아 필링 현상을 연구하였다. 지름이 $15{\mu}m$이며 종횡비 4인 비아가 사용되었으며 펄스전류를 이용하여 도금을 하였다. 전류밀도는 $10{\sim}20mA/cm^2$, JGB 농도는 0~25 ppm까지 변화시키면서 JGB 농도와 전류밀도와 의 상관관계를 mapping 하였다. 그로부터 지름이 $15{\mu}m$이며 종횡비 4인 비아 필링의 최적 조건을 확립하였다. The requirement for success of via filling is its ability to fill via holes completely without producing voids or seams. Defect free via filling was obtained by optimizing plating conditions such as current mode, current density and additives. However, byproducts stemming from the breakdown of these organic additives reduce the lifetime of the devices and plating solutions. In this study, the relationship between JGB and current density on the copper via filling was investigated without the addition of other additives to minimize the contamination of copper via. AR 4 with $15{\mu}m$ diameter via were used for this study. The pulse current was used for the electroplating of copper and the current densities were varied from 10 to $20mA/cm^2$ and the concentrations of JGB were varied from 0 to 25 ppm. The map for the JGB concentration and current density was developed. And the optimum conditions for the AR 4 via filling with $15{\mu}m$ diameter were obtained.
3D stack package의 구조해석과 모아레 측정법을 이용한 결과 비교
윤형석(Hyung Seok Yoon),최광성(Kwang Seong Choi),배현철(Hyun Cheol Bae),임병옥(Byeong Ok Lim),엄용성(Yong Sung Um),문종태(Jong Tae Moon),전인수(In Su Jeon) 대한기계학회 2010 대한기계학회 춘추학술대회 Vol.2010 No.11
Semiconductor devices become smaller, higher density and performance required is increased interest in this issue is a 3D package technology; Thermo-mechanical reliability was interested in. Coefficient of thermal expansion mismatch between dissimilar materials of the package takes the biggest factors in life are most interested in TSV (through silicon via) and the solder joints were treated with the finite element method. Bump chip thickness, interposer thickness, underfill's material property package of several factors that affect the reliability of CTE of underfill for the study was conducted by the largest change in stress was found to appear. We were aiming to optimize the design, production and real samples by comparing the results of the Moire measuring the reliability of numerical results have been verified.
윤형석(Hyung Seok Yoon),최광성(Kwang Seong Choi),배현철(Hyun Cheol Bae),임병옥(Byeong Ok Lim),엄용성(Yong Sung Um),문종태(Jong Tae Moon),전인수(In Su Jeon) 대한기계학회 2010 대한기계학회 춘추학술대회 Vol.2010 No.5
솔더 접합부의 신뢰성은 패키지의 수명에 가장 큰 비중을 차지하며, 그 중에 가장 큰 영향을 끼치는 인자는 이종재료간의 열팽창계수의 불일치이다. 플립칩 패키지의 신뢰성에 영향을 주는 인자들에 대해 알아보고, parametric study에 의거한 유한요소 해석을 수행하였다. 칩과 펌프의 두께, interposer의 두께, underfill 의 충진 형태, 그리고 underfill의 물성 등 여러 인자들 중에 패키지에 충진 되는 underfill의 CTE가 응력 감소에 가장 큰 영향을 끼치는 것을 알 수 있었다. 그리고 이에 따른 설계 최적화를 이룰 수 있었다. The reliability of the solder interconnection occupies the big effect at the lifetime of a package. And the factor among them having the big effect is the mismatch of the coefficient of thermal expansion between different kind material. Affect the reliability of flip chip package, learn about factors, parametric study based on finite element analysis was performed. It is seen that CTE of the underfill filled in a package among many factors including the thickness of a chip and bump, thickness of an interposer, filling form of an underfill and properties of matter of an underfill, and etc. influences the big effect on the stress relief. And it could be comprised the design optimization according to this.