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- 저자 : 정윤호 ( Yunho Jung ) (검색결과 61 건)
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Implementation of WLAN Baseband Processor Based on Space-Frequency OFDM Transmit Diversity Scheme
정윤호,노승표,윤홍일,김재석,Jung Yunho,Noh Seungpyo,Yoon Hongil,Kim Jaeseok The Institute of Electronics and Information Engin 2005 電子工學會論文誌-CI (Computer and Information) Vol.42 No.5
본 논문에서는 공간-주파수 OFDM (SF-OFDM) 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되고, 이를 기반으로 하는 SF-OFDM 무선 LAN 기저대역 프로세서의 구현 결과가 제시된다. SF-OFDM 기법에서 부반송파의 개수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과 두개의 송${\cdot}$수신 안테나를 사용하는 경우 10-4의 BER에서 기존 알고리즘에 비해 약 3 dB의 성능이득을 얻음을 확인하였다. 제안된 심볼 검출 알고리즘이 적용된 SF-OFDM 무선 LAN 시스템의 패킷오류율 (PER), link throughput 및 coverage 성능이 분석되었다. 최대 전송률의 $80\%$를 목표 throughput으로 설정 했을 때, SF-OFDM 기반 무선 LAN 시스템은 기존의 IEEE 802.11a 무선 LAN 시스템에 비해 약 5.95 dB의 SNR 이득과 3.98 미터의 coverage 이득을 얻을 수 있었다. 제안된 알고리즘이 적용된 SF-OFDM 무선 LAN 기저대역 프로세서는 하드웨어 설계 언어를 통해 설계되었으며, 0.18um 1.8V CMOS 표준 셀 라이브러리를 통해 합성되었다. 제시된 division-free 하드웨어 구조와 함께, 구현된 프로세서의 총 게이트 수는 약 945K개였으며, FPGA 테스트 시스템을 통해 실시간 검증 및 평가되었다. In this paper, we propose an efficient symbol detection algorithm for space-frequency OFDM (SF-OFDM) transmit diversity scheme and present the implementation results of the SF-OFDM WLAN baseband processor with the proposed algorithm. When the number of sub-carriers in SF-OFDM scheme is small, the interference between adjacent sub-carriers may be generated. The proposed algorithm eliminates this interference in a parallel manner and obtains a considerable performance improvement over the conventional detection algorithm. The bit error rate (BER) performance of the proposed detection algorithm is evaluated by the simulation. In the case of 2 transmit and 2 receive antennas, at $BER=10^{-4}$ the proposed algorithm obtains about 3 dB gain over the conventional detection algorithm. The packet error rate (PER), link throughput, and coverage performance of the SF-OFDM WLAN with the proposed detection algorithm are also estimated. For the target throughput at $80\%$ of the peak data rate, the SF-OFDM WLAN achieves the average SNR gain of about 5.95 dB and the average coverage gain of 3.98 meter. The SF-OFDM WLAN baseband processor with the proposed algorithm was designed in a hardware description language and synthesized to gate-level circuits using 0.18um 1.8V CMOS standard cell library. With the division-free architecture, the total logic gate count for the processor is 945K. The real-time operation is verified and evaluated using a FPGA test system.
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Design and Implementation of Efficient Symbol Detector for MIMO Spatial Multiplexing Systems
정윤호(Yunho Jung) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.10
본 논문에서는 다중 입출력 (MIMO) 공간다중화 (spatial multiplelxing, SM) 시스템을 위한 효율적인 심볼 검출 알고리즘이 제안되고, 이의 최적 설계 및 구현 결과가 제시된다. 에러 전파 (error propagation)을 야기하는 첫 검출 심볼의 검출 성능을 개선시킴으로써, 제안된 알고리즘은 기존의 정렬된 QR 분해 (sorted QR decomposition, SQRD) 기반 알고리즘이나 정렬된 순차적 검출 (ordered successive detection, OSD) 알고리즘에 비해 큰 성능 이득을 얻을 수 있다. 4개의 송수신 안테나를 갖는 16QAM MIMO-SM 시스템에 대한 성능 평가 결과, 제안된 알고리즘은 기존 알고리즘에 비해 10?³의 BER에서 약 2.5-13.5 ㏈의 성능 이득을 얻음을 확인하였다. 제안된 알고리즘은 하드웨어 설계 언어를 이용하여 설계 되었고, 0.18um CMOS 표준 셀 공정 라이브러리를 이용하여 합성 및 구현되었다. 구현결과, 제안된 알고리즘은 하드웨어의 큰 증가없이 구현 가능함을 확인할 수 있었다. In this paper, we propose an efficient symbol detection algorithm for multiple-input multiple-output spatial multiplexing (MIMO-SM) systems and present its design and implementation results. By enhancing the performance of the first detected symbol which causes error propagation, the proposed algorithm achieves a considerable performance gain as compared to the conventional sorted QR decomposition (SQRD) based detection and the ordered successive detection (OSD) algorithms. The bit error rate (BER) performance of the proposed detection algorithm is evaluated by the simulation. In case of 16QAM MIMO-SM system with 4 transmit and 4 receive (4x4) antennas, at BER=10?³ the proposed algorithm obtains the gain improvement of about 2.5-13.5 ㏈ over the conventional algorithms. The proposed detection algorithm was designed in a hardware description language (HDL) and synthesized to gate-level circuits using 0.18um 1.8V CMOS standard cell library. The results show that the proposed algorithm can be implemented without increasing the hardware costs significantly.
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정윤호(Yunho Jung),최태영(Taeyoung choe) 한국정보과학회 2006 한국정보과학회 학술발표논문집 Vol.33 No.1
나날이 발전하는 임베디드 시스템의 기술은 임베디드 시스템 간의 정보통신 시 보다 안전하고 효율적인 데이터 통신을 필요로 하고 있다. 이를 위해 임베디드 간의 통신 시 암호화 된 데이터 통신으로 보다 안전한 통신보안 시스템을 구축하고 있다. 하지만 임베디드 상에서 충분히 안전한 보안 시스템을 구축하기에는 다소 부하가 큰 것으로 알려져 있다. 따라서 임베디드 시스템에 알맞은 암호화 시스템을 구축하는 것이 필요하다. 본 논문에서는 PXA255 기반의 임베디드 보드에서 RSA/SHA1 암호화 시스템과 DH/RC4 암호화 시스템을 구현하고 그 성능을 평가하였다.
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전 병렬구조 기반 8.1 Gbps 고속 및 다중 모드 QC-LDPC 복호기
정용민(Yongmin Jung),정윤호(Yunho Jung),이성주(Seongjoo Lee),김재석(Jaeseok Kim) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11
본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check (LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다. This paper proposes a high-throughput and multi-mode quasi-cyclic (QC) low-density parity-check (LDPC) decoder based on a fully parallel structure. The proposed QC-LDPC decoder employs the fully parallel structure to provide very high throughput. The high interconnection complexity, which is the general problem in the fully parallel structure, is solved by using a broadcasting-based sum-product algorithm and proposing a low-complexity cyclic shift network. The high complexity problem, which is caused by using a large amount of check node processors and variable node processors, is solved by proposing a combined check and variable node processor (CCVP). The proposed QC-LDPC decoder can support the multi-mode decoding by proposing a routing-based interconnection network, the flexible CCVP and the flexible cyclic shift network. The proposed QC-LDPC decoder is operated at 100 MHz clock frequency. The proposed QC-LDPC decoder supports multi-mode decoding and provides 8.1 Gbps throughput for a (1944, 1620) QC-LDPC code.
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MIMO 시스템을 위한 다채널 FFT 프로세서의 설계 및 구현
정용철 ( Yongchul Jung ),조재찬 ( Jaechan Cho ),정윤호 ( Yunho Jung ) 한국항행학회 2017 韓國航行學會論文誌 Vol.21 No.6
본 논문에서는 MIMO(multiple input multiple output) 시스템을 위한 저복잡도 FFT(fast Fourier transform) 프로세서의 설계 및 구현 결과를 제시하였다. 무선랜을 이용한 다양한 멀티미디어 서비스 등을 이용하기 위해 높은 채널 용량과 Gbps급 전송이 가능한 시스템에 대한 요구와 함께 IEEE 802.11ac 규격이 채택되었다. MIMO-OFDM (orthogonal frequency duplex multiplexing) 기술을 사용하는 IEEE 802.11ac 규격의 무선랜 시스템은 최대 8개의 안테나 구성 및 20-160 MHz 대역폭을 지원해야한다. 따라서, 제안된 FFT 프로세서는 8채널 64, 128, 256, 512 point 가변길이를 지원한다. 또한, 비단순 승산기의 수를 감소시키기 위해서 MRMDC(mixed-radix multipath delay commutator) 구조를 적용하였고, 이로 인해 제안된 FFT 프로세서는 기존 FFT 프로세서에 비해 현저히 낮은 복잡도로 구현 가능하다. 구현 결과, 제안된 FFT processor는 기존 방식인 radix-2 SDF 구조 대비 gate count가 50 % 감소 가능하였고, 8 채널 MR-2/2/2/4/2/4/2 MDC 구조와 8채널 MR-2/2/2/8/8 MDC 구조 대비 logic gate 수를 각각 18 %와 17 % 감소 가능함이 확인되었다. In this paper, a low complexity fast Fourier transform(FFT) processor is proposed for multiple input multiple output(MIMO) systems. The IEEE 802.11ac standard has been adopted along with the demand for a system capable of high channel capacity and Gbps transmission in order to utilize various multimedia services using a wireless LAN. The proposed scalable FFT processor can support the variable length of 64, 128, 256, and 512 for 8x8 antenna configuration as specified in IEEE 802.11ac standard with MIMO-OFDM scheme. By reducing the required number of non-trivial multipliers with mixed-radix(MR) and multipath delay commutator(MDC) architecture, the complexity of the proposed FFT processor was dramatically decreased. Implementation results show that the proposed FFT processor can reduced the logic gate count by 50%, compared with the radix-2 SDF FFT processor. Also, compared with the 8-channel MR-2/2/2/4/2/4/2 MDC processor and 8-channel MR-2/2/2/8/8 MDC processor, it is shown that the gate count is reduced by 18% and 17% respectively.
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