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이퀄라이저 적응기를 포함한 12.5-Gb/s 저전력 수신단 설계
강정명(Jung-Myung Kang),정우철(Woo-Chul Jung),권기원(Kee-Won Kwon),전정훈(Jung-Hoon Chun) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.12
본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 ?21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다. This paper describes a 12.5 Gb/s low-power receiver design with equalizer adaptation. The receiver adapts to channel and chip process variation by adaptation circuit using sampler and serializer. The adaptation principle is explained. It describes technique receiving ground referenced differential signal of voltage-mode transmitter for low-power. The CTLE(Continuous Time Linear Equalizer) having 17.6 dB peaking gain to remove long tail ISI caused channel with ?21 dB attenuation. The voltage margin is 210 mV and the timing margin is 0.75 UI in eye diagram. The receiver consumes 0.87 mW/Gb/s low power in 45 nm CMOS technology.
수 Gbps 고속 인터페이스의 오류검출을 위한 자가내장측정법의 가속화 연구
노준완,권기원,전정훈,Roh, Jun-Wan,Kwon, Kee-Won,Chun, Jung-Hoon 대한전자공학회 2012 전자공학회논문지 Vol.50 No.8
본 논문에서는 고속 인터페이스 비트오류율(BER, Bit Error Rate)의 수학적 모델을 기반으로, 간단하고 정확하게 시간마진을 추정할 수 있는 '선형 근사화 추정법(linear approximation method)'을 제안하였다. 기존의 Q-factor를 이용한 추정법과 제안한 선형 근사화 추정법을 이용하여 $10^{-13}$ 이하의 BER을 얻기 위한 시간마진을 추정한 결과는 실측한 값과 비교할 때 약 0.03UI 정도의 작은 오차를 갖는다. 이 중 선형 근사화를 이용한 가속 자가내장측정법(built-in self test)을 내부 BERT(BER Tester)를 포함한 하드웨어로 구현하였다. 3Gbps, 95% 신뢰 수준에서 $10^{-13}$ BER 기준의 시간마진을 직접 측정하는데 소요되는 시간이 약 5.6시간인데 반해, 가속 자가내장측정법은 0.6초 이내에 유사한 정확도로 시간마진을 추정한다. 시간마진 추정치는 시간마진을 내부 BERT로 직접 측정한 값과 0.045UI 이하의 작은 오차를 보였다. In this paper, we propose a 'linear approximation method' which is an accelerated BER (Bit Error Rate) test method for high speed interfaces, based on an analytical BER model. Both the conventional 'Q-factor estimation method' and 'linear approximation method' can predict a timing margin for $10^{-13}$ BER with an error of about 0.03UI. This linear approximation method is implemented on a hardware as an accelerated Built-In Self Test (BIST) with an internal BERT (BET Tester). While a direct measurement of a timing margin in a 3Gbps interface takes about 5.6 hours with $10^{-13}$ BER requirement and 95% confidence level, the accelerated BIST estimates a timing margin within 0.6 second without a considerable loss of accuracy. The test results show that the error between the estimated timing margin and the timing margin from an actual measurement using the internal BERT is less than 0.045UI.
신훈(Shin Hoon),김상훈(Kim Sang-Hoon),권기원(Kwon Kee-Won),전정훈(Chun Jung-Hoon) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.10
본 논문에서는 이중 채널 CIS(CMOS Image Sensor) 인터페이스를 위한 수신기 설계에 대해서 기술한다. 두 채널은 각각 CTLE(Continuous-Time Linear Equalizer)를 포함하며 샘플러, 병렬 변환기 그리고 clocking 회로로 구성되어 있다. Clocking 회로는 PLL, PI, CDR을 포함한다. CDR은 PI 기반이며 OSPD(Over Sampling Phase Detector)와 FSM(Finite State Machine)을 추가하여 빠른 락 소요 시간과 지연 시간, 향상된 jitter tolerance를 갖도록 하였다. CTLE는 3 GHz에서 ?6 dB 손실을 갖는 채널의 ISI(Inter Symbol Interference)를 제거하며 CDR은 8000 ppm 이하의 주파수 오프셋에 대해 1 baud period 이내의 빠른 락 소요 시간을 갖는다. 65 nm CMOS 공정을 이용하여 설계하였으며 eye diagram에서 최소 368 mV의 전압 마진과 0.93 UI의 시간 마진을 갖는다. This paper describes a dual channel receiver design for CIS interfaces. Each channel includes CTLE(Continuous Time Linear Equalizer), sampler, deserializer and clocking circuit. The clocking circuit is composed of PLL, PI and CDR. Fast lock acquisition time, short latency and better jitter tolerance are achieved by adding OSPD(Over Sampling Phase Detector) and FSM(Finite State Machine) to PI-based CDR. The CTLE removes ISI caused by channel with -6 dB attenuation and the lock acquisition time of the CDR is below 1 baud period in frequency offset under 8000ppm. The voltage margin is 368 mV and the timing margin is 0.93 UI in eye diagram using 65 nm CMOS technology.
56Gb/s PAM-4 송신기를 위한 고속 시리얼라이저
김현민(Hyeon-Min Kim),전정훈(Jung-Hoon Chun) 대한전자공학회 2023 대한전자공학회 학술대회 Vol.2023 No.6
A 64-to-1 serializer is proposed for a 56Gb/s PAM-4 (Pulse Amplitude Modulation by 4) transmitter in 28nm CMOS technology. In order to achieve high-speed multiplexing of data prior to driving, a 4:1 serializer circuit block is employed, which utilizes a quarter-rate clock distribution network and a 1-UI (Unit Interval) pulse generator.
기준 클락 없이 동작하는 순수 디지털 클럭 및 데이터 복원 회로 설계
박민수(Min-Su Park),전정훈(Jung-Hoon Chun) 대한전자공학회 2023 대한전자공학회 학술대회 Vol.2023 No.6
In high-speed communication systems, the digital clock and data recovery (CDR) circuit plays a vital role in extracting clock and data information from serial data streams. As the need for higher data rates and enhanced signal integrity continues to grow, the design and implementation of efficient CDR circuits have become increasingly crucial. This paper presents the design and performance evaluation of a digital clock and data recovery (CDR) circuit utilizing the circuit modeling tool, XMODEL. The proposed CDR circuit is designed to operate within the range of 10Gbps to 20Gbps, enabling high-speed data transmission. The CDR bandwidth is configured at 10MHz, and it successfully achieves a jitter tolerance of around 0.4UI for high-frequency jitter.