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이동호,이승호,정시련,노재섭,이경순,Lee, Dong-Ho,Lee, Seung-Ho,Chung, See-Ryun,Ro, Jai-Seup,Lee, Kyong-Soon 한국생약학회 1995 생약학회지 Vol.26 No.4
Twelve phenolic components were isolated from the aqueous acetone extract of the leaf of Cornus controversa H. (Cornaceae). On the basis of chemical and spectroscopic evidence, the structures of these components were established as gallic acid, $1-O-galloyl-{\beta}-{_D}-glucose$, $1,6-di-O-galloyl-{\beta}-{_D}-glucose$, $1,2,3-tri-O-galloyl-{\beta}-{_D}-glucose$, $1,2,6-tri-O-galloyl-{\beta}-{_D}-glucose$, 3,4,6-tri-O-galloyl ${_D}-glucose$, eugeniin, gemine D, quercetin, quercitrin, hyperoside and rutin.
이동호,신영산,송진호,위재경,이정민,설재수,Lee, Dong-Ho,Shin, Young-San,Song, Jin-Ho,Wee, Jae-Kyung,Lee, Jeong-Min,Seol, Jae-Soo 한국음향학회 2012 韓國音響學會誌 Vol.31 No.5
본 논문에서는 다중 전압을 사용하는 초소형 시스템 구성 및 모듈 설계 방법론을 제시한다. 특히 잡음에 취약한 아날로그 IC의 특성을 개선하기 위한 PDN 구성 방법과 필터 구성 방법에 중점을 두어 설계하였다. 이에 제작된 모듈은 고전압에 의한 잡음을 방지하기 위해 공급 전원별로 접지면을 분할하고, 이를 공통 접지면으로 구성하기 위해 필터를 연결하였으며, via stitching 기법을 사용하였다. 이를 본 논문에서는 PDN 구조를 Lumped 모델로 구성하여 시뮬레이션을 통해 분석하고, 측정을 통해 확인하였다. 시뮬레이션 결과 4.7 uH의 Inductor를 연결하였을 때, 공통 접지면을 사용했을 때보다 -7 dB의 잡음 감소 효과를 확인할 수 있었고, 측정 결과 약 12 %가 감소하였음을 확인할 수 있었다. This paper suggest configuration method of small-size system and design method of module using multi power. In particular module designed to focus on PDN(Power Distribution Network) and filter configuration method to improve the characteristics of noise sensitive analog IC. For the prevention of high-voltage noise, manufactured module is used the ground-isolated technique and via stitching, and is connected grounds with a series of filters. In this paper, so we analyzed PDN structure through the simulation using lumped modeling and confirmed through measurement. Simulation results, when connecting 4.7uH inductor, we made certain that noise of -7dB decreases much more than when it did not. And it was confirmed 12% less than Background Noise.
이동호,Lee, Dong-Ho 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.4
가장 많이 쓰이는 FR4 이층 기판을 사용하여 3 dB 커플러를 설계하고 제작하였다. 커플러 일부의 겹치는 면적을 키워서 커플링을 증가시키고 대역폭을 증가시키는 구조를 제안하였다. 설계를 위한 주요 파라미터 값들을 여러 조건에 따라 도시하였고, 시뮬레이션과 측정을 통해 검증하였다. 제작된 커플러의 크기는 $30{\times}14mm^2$이고, 중심 주파수 2.5 GHz 에서 0.6 dB의 삽입 손실과 $90.5^{\circ}$의 위상차를 측정으로부터 얻었다. 측정된 삽입 손실 $3.6{\pm}0.5dB$에 대한 주파수 범위는 1.72 GHz에서 3.08 GHz이다. 제안한 커플러는 기존의 랭 커플러와 유사한 성능을 보였고, 와이어 본딩 공정이 필요 없어 추가 비용이 들지 않고 도선의 폭과 간격이 넓어서 제작이 용이하다. A 3 dB coupler has been designed and implemented using the most commonly used double-sided FR4 boards. The coupling and the bandwidth of the coupler are enhanced with the enlarged overlapped area of the coupler. Major design parameters are plotted as a design guide and the parameters are verified by simulation and measurement. The size of the manufactured coupler is $30{\times}14mm^2$. Its measured insertion loss and phase difference are 0.6 dB and $90.5^{\circ}$ at center frequency of 2.5 GHz, respectively. The operating frequency range is 1.72 GHz to 3.08 GHz for $3.6{\pm}0.5dB$ insertion loss. The coupler has the performance similar to that of conventional Lange coupler, and implementation of the coupler is easy and cheap with wide metal width and spacing and no additional wire bonding process.
크기 가변 유한체 연산기를 이용한 타원곡선 암호 프로세서
이동호,Lee Dong-Ho 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.1
고속 스칼라곱 연산은 타원곡선 암호 응용을 위해서 매우 중요하다. 보안 상황에 따라 유한체의 크기를 변경하려면 타원곡선 암호 보조프로세서가 크기 가변 유한체 연산 장치를 제공하여야 한다. 크기 가변 유한체 연산기의 효율적인 연산 구조를 연구하기 위하여 전형적인 두 종류의 스칼라곱 연산 알고리즘을 FPGA로 구현하였다. Affine 좌표계 알고리즘은 나눗셈 연산기를 필요로 하며, projective 좌표계 알고리즘은 곱셈 연산기만 사용하나 중간 결과 저장을 위한 메모리가 더 많이 소요된다. 크기 가변 나눗셈 연산기는 각 비트마다 궤환 신호선을 추가하여야 하는 문제점이 있다. 본 논문에서는 이로 인한 클록 속도저하를 방지하는 간단한 방법을 제안하였다. Projective 좌표계 구현에서는 곱셈 연산으로 널리 사용되는 디지트 serial 곱셈구조를 사용하였다. 디지트 serial 곱셈기의 크기 가변 구현은 나눗셈의 경우보다 간단하다. 최대 256 비트 크기의 연산이 가능한 크기 가변 유한체 연산기를 이용한 암호 프로세서로 실험한 결과, affine 좌표계 알고리즘으로 스칼라곱 연산을 수행한 시간이 6.0 msec, projective 좌표계 알고리즘의 경우는 1.15 msec로 나타났다. 제안한 타원곡선 암호 프로세서를 구현함으로써, 하드웨어 구현의 경우에도 나눗셈 연산을 사용하지 않는 projective 좌표계 알고리즘이 속도 면에서 우수함을 보였다. 또한, 메모리의 논리회로에 대한 상대적인 면적 효율성이 두 알고리즘의 하드웨어 구현 면적 요구에 큰 영향을 미친다. Fast scalar multiplication of points on elliptic curve is important for elliptic curve cryptography applications. In order to vary field sizes depending on security situations, the cryptography coprocessors should support variable length finite field arithmetic units. To determine the effective variable length finite field arithmetic architecture, two well-known curve scalar multiplication algorithms were implemented on FPGA. The affine coordinates algorithm must use a hardware division unit, but the projective coordinates algorithm only uses a fast multiplication unit. The former algorithm needs the division hardware. The latter only requires a multiplication hardware, but it need more space to store intermediate results. To make the division unit versatile, we need to add a feedback signal line at every bit position. We proposed a method to mitigate this problem. For multiplication in projective coordinates implementation, we use a widely used digit serial multiplication hardware, which is simpler to be made versatile. We experimented with our implemented ECC coprocessors using variable length finite field arithmetic unit which has the maximum field size 256. On the clock speed 40 MHz, the scalar multiplication time is 6.0 msec for affine implementation while it is 1.15 msec for projective implementation. As a result of the study, we found that the projective coordinates algorithm which does not use the division hardware was faster than the affine coordinate algorithm. In addition, the memory implementation effectiveness relative to logic implementation will have a large influence on the implementation space requirements of the two algorithms.
이동호,LEE Dong-Ho 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.12
AES is frequently used as a symmetric cryptography algorithm for the Internet. Wireless embedded systems increasingly use more conventional wired network protocols. Hence, it is important to have low-cost implementations of AES for thor The basic architecture of AES unrolls oかy one full cipher round which uses 20 S-boxes together with the key scheduler and the algorithm repeatedly executes it. To reduce the implementation cost further, the folded architecture which uses only eight S-box units was studied in the recent years. In this paper, we will study a low-cost AES implementation for wireless communication technology based on the folded architecture. We first improve the folded architecture to avoid the sixteen bytes of additional state memory. Then, we implemented a single byte architecture where only one S-box unit is used for data encryption and key scheduling. It takes 352 clocks to finish a complete encryption. We found that the maximum clock frequency of its FPGA implementation reaches about 40 MHz. It can achieve about 13 Mbps which is enough for 3G wireless communication technology. AES는 인터넷 프로토콜의 대칭키 보안 알고리즘으로 널리 사용된다. 무선 내장형 시스템들이 점점 더 전통적인 유선 네트워크 프로토콜을 많이 사용하고 있으므로 이들 무선 내장형 시스템을 위한 저비용 AES 알고리즘 구현은 매우 중요하다. 가장 기본적인 AES 아키텍처는 키 스케줄을 포함하여 20개의 S-box를 사용하는 하나의 cipher 라운드로 구성되어 있다. 암호화는 동일한 라운드를 반복하여 완료된다. 근래에 이 방법의 구현 비용을 더욱 줄이기 위하여 오직 8개의 S-box만 사용하는 folded architecture가 제안되었다. 본 논문에서는 folded architecture를 이용하여 무선 통신 기술을 위한 저비용 AES 구현 구조에 대하여 연구한다. 먼저 folded architecture를 개선하여 16 바이트의 추가적인 상태 메모리 사용을 줄였다. 구현 비용을 더욱 줄이기 위하여 데이터 암호화에 하나의 S-box만 사용하는 single byte architecture를 구현하였다. Single byte architecture는 암호화에 352 클록이 소요된다. FPGA 구현 시 최대 동작 주파수는 40MHz에 도달하였다. 따라서 암호화 속도는 13Mbps 이상으로 3G 무선통신에 충분하다.
환형 캐스케이드 내 고정된 터빈 블레이드 및 슈라우드에서의 열/물질전달 특성 (II) - 끝단 필 슈라우드 -
이동호,조형희,Lee Dong-Ho,Cho Hyung Hee 대한기계학회 2005 大韓機械學會論文集B Vol.29 No.4
Experiments were conducted in a low speed stationary annular cascade to investigate local heat transfer characteristics on the tip and shroud and the effect of inlet Reynolds number on the tip and shroud heat transfer. Detailed mass transfer coefficients on the blade tip and the shroud were obtained using a naphthalene sublimation technique. The turbine test section has a single stage composed of sixteen guide vanes and blades. The chord length and the height of the tested blade are 150 mm and about 125 mm, respectively. The blade has flat tip geometry and the mean tip clearance is about $2.5{\%}$of the blade chord. The inlet flow Reynolds number based on chord length and incoming flow velocity is changed from $1.0{\times}10^{5}\;to\;2.3{\times}10^{5}.$ to investigate the effect of Reynolds number. Flow reattachment after the recirculation near the pressure side edge dominates the heat transfer on the tip surface. Shroud surface has very intricate heat/mass transfer distributions due to complex flow patterns such as acceleration, relaminarization, transition to turbulent flow and tip leakage vortex. Heat/mass transfer coefficient on the blade tip is about 1.7 times as high as that on the shroud or blade surface. Overall averaged heat/mass transfer coefficients on the tip and shroud are proportional to $Re_{c}^{0.65}\;and\;Re_{c}^{0.71},$ respectively.
이동호,Lee, Dong Ho 한국항공우주산업진흥협회 1998 航空宇宙 Vol.61 No.-
며칠 전 졸업반 4학년 학생들을 인솔하고 산업체 현장 견학을 다녀왔다. 지난해말 한국을 강습한 IMF 한파 이후 처음 있는 현장 방문이라 여러 가지 면에서 감회가 새로웠다. 일차적으로 김포공항에서 탑승한 부산행 항공기의 현격한 승객 감소가 피부로 와 다았다. 예년 같으면 아침 시간에 좌석배정 카운터가 매우 혼잡할 텐데 별로 힘들지 않게 좌석 배정을 받고 탑승할 수 있었다. 위축된 기업환경과 가계로 인하여 비싼 항공출장과 관광 승객이 대폭 줄은 탓 같았다.