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      • 0.5V까지 재구성 가능한 0.8V 10비트 60MS/s 19.2㎽ 0.13um CMOS A/D 변환기

        이세원(Se-Won Lee),유시욱(Si-Wook Yoo),이승훈(Seung-Hoon Lee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.3

        본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압, 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0㏈, 69.6㏈이고, 19.2㎽의 전력을 소모하며, ADC의 칩 면적은 0.98㎟이다. This work describes a re-configurable 10MS/s to 100MS/s, low-power 10b two-step pipeline ADC operating at a power supply from 0.5V to 1.2V. MOS transistors with a low-threshold voltage are employed partially in the input sampling switches and differential pair of the SHA and MDAC for a proper signal swing margin at a 0.5V supply. The integrated adjustable current reference optimizes the static and dynamic performance of amplifiers at 10b accuracy with a wide range of supply voltages. A signal-isolated layout improves the capacitor mismatch of the MDAC while a switched-bias power-reduction technique reduces the power dissipation of comparators in the flash ADCs. The prototype ADC in a 0.13um CMOS process demonstrates the measured DNL and INL within 0.35LSB and 0.49LSB. The ADC with an active die area of 0.98㎟ shows a maximum SNDR and SFDR of 56.0㏈ and 69.6㏈, respectively, and a power consumption of 19.2㎽ at a nominal condition of 0.8V and 60MS/s.

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