BIST를 지원하는 경계 주사 회로 자동 생성기

양선웅,박재흥,장훈,Yang, Sun-Woong,Park, Jae-Heung,Chang, Hoon 한국통신학회 2002 韓國通信學會論文誌 Vol.27 No.1A

본 논문에서 구현한 GenJTAG은 기판 수준의 테스팅을 위한 정보와 BIST(Built-In Self Test)에 대한 정보를 입력으로 받아 verilog-HDL 코드로 기술된 경계 주사 회로를 자동 생성해 주는 설계 자동화 툴이다. 대부분이 상용 툴들은 생성된 회로를 게이트 수준의 회로로 제공하기 때문에 사용자가 선택적으로 사용할 수 있는 BIST 관련 명령어를 회로에 추가하기가 어려운데 반해, 본 논문에서 구현한 툴은 사용자가 정의한 정보에 의해 BIST 관련 명령어를 지원할 수 있는 behavioral 코드의 경계 주사 회로를 생성하여 준다. 또한 behavioral 코드를 제공함으로써 사용자에 의한 수정을 용이하도록 하였다. In this paper, we implemented the GenJTAG, a CAD tool, which generates a code of boundary scan circuit supporing a board level testing and d BIST(Built-In Self Test) written in verilog-HDL. A boundary scan circuit code that supports user's own BIST instructions is generated based on the informations from the users. Most CAD tools hardly allow users to add their own BIST instructions because the generated code described in gate-level. But the GenJTAG generates a behavioral boundary scan circuit code so users can easily make a change on the generated code.

MDSP의 경계 주사 기법 및 자체 테스트 기법 구현에 관한 연구

양선웅,장훈,송오영,Yang, Sun-Woong,Chang, Hoon,Song, Oh-Young 한국통신학회 2000 韓國通信學會論文誌 Vol.25 No.11

본 논문에서는 휴대 멀티미디어 응용을 위한 MDSP(Multimedia Fixed Point DSP) 칩의 내장 메모리 테스트와 기판 수준의 테스트를 지원하기 위해 내장 메모리 테스트를 위한 자체 테스트 기법, 기판 수준의 테스트 지원 및 내장 메모리를 위한 자체 테스트 회로를 제어하기 위한 경계 주사 기법을 구현하였다. 본 논문에서 구현한 기법들은 Verilog HDL을 이용하여 회로들을 설계하였으며, Synopsys 툴과 현대 heb60 라이브러리를 이용하여 합성하였다. 그리고 회로 검증을 위한 시뮬레이터는 Cadence사의 VerilogXL을 사용하였다.

IEEE 1149.1을 이용한 March 알고리듬의 내장형 자체 테스트 구현

양선웅(Sun-Woong Yang),박재흥(Jae-Heung Park),장훈(Hoon Chang) 한국정보과학회 2001 정보과학회 컴퓨팅의 실제 논문지 Vol.7 No.1

본 논문에서는 내장 메모리 테스트를 위해 메모리 테스트 알고리즘인 10N March 테스트 알고리즘을 회로로 구현하였으며, 구현된 내장 메모리 BIST 회로를 제어하기 위해 IEEE 1149.1 표준안을 회로로 구현하였다. 구현된 내장 메모리 테스트 회로는 워드 단위의 메모리를 위한 배경 데이터를 이용함으로써 워드 단위 메모리의 고착 고장, 천이 고장, 결합 고장을 완전히 검출할 수 있다. 구현된 회로는 Verilog-HDL을 이용하여 구현하였으며, Synopsys에서 합성하였다. 합성된 메모리 테스트 회로와 IEEE 1149.1 회로의 검증은 메모리 컴파일러에 의해 생성된 메모리 셀과 VerilogXL을 이용하여 수행하였다. In this paper, we implemented memory BIST circuit based on 10N march algorithm, and the IEEE 1149.1 has been designed as main controller for embedded memory testing. The implemented memory BIST can be used for word-oriented memory since it adopts background data, this is avaliable for word-oriented memory. It is able to detect all stuck-at faults, transition faults, coupling faults, and address decoder faults in the word-oriented memory. Memory BIST and IEEE 1149.1 are described at RTL level in Verilog-HDL, and synthesized with the Synopsys. The synthesized circuits are fully verified using VerilogXL and memory cell generated by memory compiler.

유한상태머신의 완벽한 안정성 보장에 관한 연구

양선웅 ( Sun-woong Yang ),김문준 ( Moon-joon Kim ),박재흥 ( Jae-heung Park ),장훈 ( Hoon Chang ) 한국인터넷정보학회 2003 인터넷정보학회논문지 Vol.4 No.3

본 논문에서는 유한상태머신을 위한 효율적인 비주사 DFT (design-for-testability) 기법을 제안한다. 제안된 기법은 순차회로모델이 아닌 조합회로 모델을 사용한 ATPG를 수행하여 짧은 테스트 패턴 생성 시간과 완벽한 고장 효율을 보장한다. 또한 완전주사 기법이나 다른 비주사 DFT 기법에 비해 적은 면적 오버헤드를 보이며 테스트 패턴을 칩의 동작속도로 인가한다는 장점이 있다. 실험결과에서는 MCNC`91 벤치마크 회로를 이용하여 제안된 기법의 효율성을 입증한다. In this paper, an efficient non-scan design-for-testability (DFT) method for finite state machine(FSM) is proposed. The proposed method always guarantees short test pattern generation time and complete fault efficiency. It has a lower area overhead than full-scan and other non-scan DFT methods and enables to apply test patterns at-speed. The efficiency of the proposed method is demonstrated using well-known MCNC`91 FSM benchmark circuits.

RTL 회로의 데이터패스를 위한 비주사 DFT 기법

양선웅(Sun-Woong Yang),박재흥(Jae-Heung Park),김문준(Moon-Joon Kim),심재헌(Jae-Hun Shim),장훈(Hoon Chang) 大韓電子工學會 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.2

Test-per-clock 스캔 방식을 위한 효율적인 테스트 데이터 압축 기법에 관한 연구

박재흥,양선웅,장훈,Park, Jae-Heung,Yang, Sun-Woong,Chang, Hoon 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.9

P45 본 논문에서는 SOC의 내장된 코어를 테스트하기 위한 새로운 DFT 방법인 순차적 테스트 데이터 압축 방법을 제안한다. 순차적 테스트 데이터 압축 방법은 테스트 데이터양을 줄이기 위하여 공유 비트 압축과 고장 무검출 패턴 압축 방법을 이용하였다. 그리고 순차적 테스트 데이터 압축 방법을 이용하는 회로는 스캔 DFT 방법을 기반으로 하고 있으며, test-per-clock 방법을 적용하여 매 클럭마다 테스트 할 수 있는 구조를 가지고 있다. 제안된 압축 방법의 실험을 위하여 벤치마크 회로인 ISCASS85와 ISCASS89 완전 스캔 버전을 이용하였으며, ATPG와 고장 시뮬레이션을 위하여 ATALANTA를 사용하였다. 실험 결과 순차적 테스트 데이터 압축 방법의 테스트 데이터의 양이 스캔 DFT를 적용한 회로에 비해 최대 98% 까지 줄어듦을 확인하였다. This paper proposes serial test data compression, a novel DFT scheme for embedded cores in SOC. To reduce test data amounts, share bit compression and fault undetectable fault pattern compression techniques was used. A Circuits using serial test data compression method are derived from a scan DFT method including a test-per-clock technique. For an experiment of the proposed compression method, full scan versions of ISCASS85 and ISCASS89 were used. ATALANTA has been used for ATPG and fault simulation. The amount of test data has been reduced by maximum 98% comparing with original data.

내장된 이중-포트 메모리의 효율적인 테스트 방법에 관한 연구

한재천,양선웅,진명구,장훈,Han, Jae-Cheon,Yang, Sun-Woong,Jin, Myoung-Gu,Chang, Hoon 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.8

In this paper, an efficient test algorithm for embedded dual-port memories is presented. The proposed test algorithm can be used to test embedded dual-port memories faster than the conventional multi-port test algorithms and can be used to completely detect stuck-at faults, transition faults and coupling faults which are major target faults in embedded memories. Also, in this work, BIST which performs the proposed memory testing algorithm is designed using Verilog-HDL, and simulation and synthesis for BIST are performed using Cadence Verilog-XL and Synopsys Design-Analyzer. It has been shown that the proposed test algorithm has high efficiency through experiments on various size of embedded memories. 본 논문에서는 내장된 이중-포트 메모리를 위한 효율적인 테스트 알고리듬을 제안하였다. 제안된 테스트 알고리듬은 기존의 멀티-포트 메모리 테스트 알고리듬들보다 훨씬 빠르게 이중-포트 메모리를 테스트할 수 있으며, 고착 고장, 천이 고장 및 결합 고장을 완벽하게 검출할 수 있다. 또한, 본 연구에서는 제안된 알고리듬을 수행할 수 있는 BIST 회로를 Verilog-HDL을 이용하여 설계하고 시뮬레이션과 합성을 수행하였으며, BIST로 구현된 제안된 테스트 알고리듬의 높은 효율성을 다양한 크기의 내장 메모리에 대한 실험을 통하여 확인할 수 있었다.

제어 회로를 위한 효율적인 비주사 DFT 기법

심재헌,김문준,박재흥,양선웅,장훈,Shim, Jae-Hun,Kim, Moon-Joon,Park, Jae-Heung,Yang, Sun-Woong,Chang, Hoon 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.11

본 논문에서는 완벽한 고장 효율을 보장하는 제어 회로를 위한 효율적인 비주사 DFT(design for testability) 기법을 제안한다. 제안된 비주사 DFT 기법은 순차 회로 모델이 아닌 조합 회로 모델에 대하여 ATPG(automatic test pattern generation)론 수행함으로써 짧은 테스트 패턴 생성 시간과 항상 완벽한 고장 효율을 보장한다. 본 논문에서 제시된 기법은 완전 주사 기법 및 기존의 비주사 DFT 기법들과 비교하여 적은 면적 오버헤드를 가지며 테스트 패턴을 칩의 정상동작속도로 인가할 수 있고, 또한 테스트 패턴의 재배열과정을 통해 테스트 패턴을 최소한의 시간으로 인가할 수 있도록 하였다. 제안된 기법의 효율성을 검증하기 위해 MCNC'91 FSM 벤치마크 회포들을 이용하여 실험을 수행하였다. In this paper, an efficient non-scan design-for-testability (DFT) method for controller circuits is proposed. The proposed method always guarantees a short test pattern generation time and complete fault efficiency. It has a lower area overhead than full-scan and other non-scan DFT methods and enables to apply test patterns at-speed. The proposed method also shortens the test application time through a test pattern re-ordering procedure. The efficiency of the proposed method is demonstrated using well known MCNC'91 FSM benchmark circuits.

RTL 회로를 위한 테스트 용이도 기반 비주사 설계 기법

김성일(Sung Ill Kim),양선웅(Sun Woong Yang),김문준(Moon Joon Kim),박재흥(Jae Heung Park),김석윤(Seok Yoon Kim),장훈(Hoon Chang) 한국정보과학회 2003 정보과학회논문지 : 시스템 및 이론 Vol.30 No.1·2

본 논문에서는 RTL 회로에 대한 테스트 용이도 분석방식과 테스트 용이화 설계 방식을 제안한다. RTL 회로에 대하여 제어도와 관측도를 분석하고 테스트 용이도를 높이기 위하여 테스트용 멀티플렉서의 삽입 위치를 결정한다. 그리고 삽입해야 할 테스트용 멀티플렉서의 우선순위를 결정하여 우선순위가 높은 몇 개의 테스트용 멀티플렉서만을 삽입한다. 제안하는 테스트 용이화 설계 방식은 우선순위가 높은 멀티플렉서만을 삽입함으로써 면적 오버헤드를 최소할 수 있다. 실험을 통해 주사 방식을 적용했을 때보다 적은 면적 증가율을 보이며, 높은 고장 검출율과 테스트 패턴의 효율을 얻을 수 있다. 그리고 주사 방식에 비해 테스트 패턴을 삽입하는데 필요한 시간이 적음을 확인하였다. Abstract This paper proposes a design for testability (DFT) and testability analysis method for register-transfer level (RTL) circuits. The proposed method executes testability analysis - controllability and observability - on the RTL circuit and determines the insertion points to enhance the testability. Then with the associated priority based on the testability, we insert only a few of the test multiplexers resulting in minimized area overhead. Experimental results shows a higher fault coverage and a shorter test generation time than the scan method. Also, the proposed method takes a shorter test application time required.

내장된 메모리를 위한 메모리 테스트 알고리듬의 설계 및 구현

박강민(Gang-Min Park),최인여(In-Yea Choi),양선웅(Sun-Woong Yang),송문배(Mun-Bae Song),장훈(Hoon Chang) 한국정보과학회 1997 한국정보과학회 학술발표논문집 Vol.24 No.1B

본 논문에서는 내장된 메모리를 위한 효율적인 알고리듬을 제안하였다. 제안된 테스트 알고리듬은 고착 고장, 천이 고장, 결합 고장을 완전히 검출할 수 있으며, 기존의 March 테스트에서는 검출할 수 없었던 이웃패턴 감응 고장도 배경 데이터를 이용하여 검출할 수 있다. 또한 본 논문에서는 제안된 알고리듬을 수행할 수 있는 BIST 구조를 VHDL 패키지를 이용하여 실제로 구현하고 시뮬레이션을 수행하였다.