http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
스텍 구조를 이용한 향상된 스냅백 특성을 갖는 ESD 보호회로 설계
송보배(Bo-Bae Song),이재학(Jea-Hack Lee),김병수(Byung-Soo Kim),김동순(Dong-Sun Kim),황태호(Tae-Ho Hwang) 한국전기전자학회 2021 전기전자학회논문지 Vol.25 No.2
본 논문에서는 스냅백 특성을 개선시키기 위해 일반적인 SCR의 구조적 변경 및 Stack 기술을 적용한 새로운 구조의 ESD 보호회로를 제안한다. 펜타-웰과 더블 트리거를 이용한 구조에 대한 전기적 특성을 분석하고 Stack 구조를 적용해 트리거 전압과 홀딩 전압을 개선하였다. 시뮬레이션을 통한 전자 전류와 총 전류 흐름을 분석 하였다. 이를 통해 레치-업 면역 특성과 우수한 홀딩전압 특성을 확인 하였다. 제안된 ESD 보호회로의 전기적 특성은 TCAD 시뮬레이터를 통해 구조를 형성하고 HBM 모델링을 통해 분석 하였다. In this paper, a new ESD protection circuit is proposed to improve the snapback characteristics. The proposed a new structure ESD protection circuit applying the conventional SCR structural change and stack structure. The electrical characteristics of the structure using penta-well and double trigger were analyzed, and the trigger voltage and holding voltage were improved by applying the stack structure. The electron current and total current flow were analyzed through the TCAD simulation. The characteristics of the latch-up immunity and excellent snapback characteristics were confirmed. The electrical characteristics of the proposed ESD protection circuit were analyzed through HBM modeling after forming a structure through TCAD simulator.
ESD 보호 소자를 탑재한 Peak Current-mode DC-DC Buck Converter
박준수,송보배,유대열,이주영,구용서,Park, Jun-Soo,Song, Bo-Bae,Yoo, Dae-Yeol,Lee, Joo-Young,Koo, Yong-Seo 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.1
본 논문에서는 인덕터의 흐르는 전류를 감지하여 출력 전압을 일정하게 유지시키는 Peak Current-mode 방식의 DC-DC Buck Converter를 제안하고, 소신호 모델링에 기초하여 Power Stage 설계 방법과 시스템의 안정도를 설계하는 방법을 제안한다. 또한, dc-dc 컨버터의 신뢰성과 성능을 향상시키기 위해 보호회로를 추가하였다. 그리고 정전기 방지를 위하여 ESD 보호회로를 제안하였다. 제안된 보호회로는 게이트-기판 바이어싱 기술을 이용하여 낮은 트리거 전압을 구현하였다. 시뮬레이션 결과는 일반적인 ggNMOS의 트리거 전압(8.2V) 에 비해 고안된 소자의 트리거 전압은 4.1V 으로 더 낮은 트리거 전압 특성을 나타냈다. 본 논문에서 제안하는 회로의 시뮬레이션은 0.35um BCB 공정 파라미터를 이용하였고, Mathworks 사의 Mathlab과 Synopsys 사의 HSPICE 프로그램을 사용하여 검증하였다. In this paper, dc-dc buck converter controled by the peak current-mode pulse-width-modulation (PWM) presented. Based on the small-signal model, we propose the novel methods of the power stage and the systematic stability designs. To improve the reliability and performance, over-temperature and over-current protection circuits have been designed in the dc-dc converter systems. To prevent electrostatic An electrostatic discharge (ESD) protection circuit is proposed. The proposed dc-dc converter circuit exhibits low triggering voltage by using the gate-substrate biasing techniques. Throughout the circuit simulation, it confirms that the proposed ESD protection circuit has lower triggering voltage(4.1V) than that of conventional ggNMOS (8.2V). The circuit simulation is performed by Mathlab and HSPICE programs utilizing the 0.35um BCD (Bipolar-CMOS-DMOS) process parameters.
패스 트랜지스터에 바디 구동 기술을 적용한 저면적 LDO 레귤레이터
박준수,유대열,송보배,정준모,구용서,Park, Jun-Soo,Yoo, Dae-Yeol,Song, Bo-Bae,Jung, Jun-Mo,Koo, Yong-Seo 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.2
본 논문에서는 패스 트랜지스터에 바디 구동 기술을 적용하여 면적을 감소시킨 LDO (Low drop-out) 레귤레이터를 제안하였다. 바디 구동 기술은 트랜지스터의 문턱전압 (Vth)을 감소시켜 드레인 전류를 증가시켜 전류 구동 능력을 향상시킨다. 본 논문에서는 LDO 레귤레이터의 패스 트랜지스터에 바디 구동 기술을 적용하여 면적을 감소시키고, 기존 LDO 레귤레이터와 동일한 성능을 유지하였다. 본 논문에서 제안하는 패스 트랜지스터는 동일한 성능 대비 면적은 5.5 % 감소 하였다. 본 논문에서 제안하는 LDO 레귤레이터는 2.7 V ~ 4.5 V의 입력 전압, 1.2 V ~ 3.3 V의 출력전압 범위를 가지며, 150 mA의 출력 전류를 공급한다. Small area LDO (Low drop-out) regulator with pass transistor using body-driven technique is presented in this paper. The body-driven technique can decrease threshold voltage (Vth) and increase the current ID flowing from drain to source in current. The technique is applied to the pass transistor to reduce size of area and maintain the same performance as conventional LDO regulator. A pass transistor using the technique can reduce its size by 5.5 %. The proposed LDO regulator works under the input voltage of 2.7 V ~ 4.5 V and provides up to 150mA load current for an output voltage range of 1.2 V ~ 3.3 V.
Push-Pull 패스 트랜지스터 구조 및 향상된 Load Transient 특성을 갖는 LDO 레귤레이터
권상욱(Sang-Wook Kwon),송보배(Bo Bae Song),구용서(Yong-Seo Koo) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.2
본 논문에서는 Push-Pull 패스 트랜지스터 구조로 인하여 향상된 Load Transient 특성을 향상시킨 LDO(Low Drop-Out)를 제안하였다. LDO 레귤레이터 내부의 오차증폭기의 출력단과 패스 트랜지스터의 게이트단 사이에 제안된 Push-Pull 회로와 출력단에 Push-Pull 회로를 추가하여 전압 라인에 들어오는 Overshoot, Undershoot를 개선시켜 기존의 LDO 레귤레이터보다 개선된 Load Transient 특성의 델타 피크 전압 값을 갖는다. 제안하는 회로는 Cadence의 Virtuoso, Spectre 시뮬레이션을 이용하여 삼성 0.13um 공정에서 특성을 분석하였다. In this paper present a Low Drop-Out(LDO) regulator that improves load transient characteristics due to the push-pull pass transistor structure is proposed. Improved load over the existing LDO regulator by improving the overshoot and undershoot entering the voltage line by adding the proposed push-pull circuit between the output stage of the error amplifier inside the LDO regulator and the gate stage of the pass transistor and the push-pull circuit at the output stage. It has a delta voltage value of transient characteristics. The proposed LDO structure was analyzed in Samsung 0.13um process using Cadence’s Virtuoso, Spectre simulator.