강화군 학교보건협의회 현황

박태근,Park, Tae-Geun 한국학교보건협회 1975 학교보건 Vol.1 No.-

다양한 Design Issue에 대한 터보 디코더의 성능분석

박태근,김기환,Park Taegeun,Kim Kiwhan 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.12a

Log-MAP 복호 알고리즘을 사용하는 터보 복호기는 뛰어난 복호 성능에도 불구하고, 반복적 연산으로 인하여 인터리버의 크기에 비례하는 많은 메모리와 높은 하드웨어 복잡도가 단점으로 지적된다. 이에 본 논문에서는 Log-MAP 복호 알고리즘 기반의 터보 복호기를 설계할 때 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고, 설계 이슈들의 변화에 따른 복호 성능을 모의실험을 통하여 비교 분석한다. 하드웨어 복잡도와 복호 성능간의 균형을 고려하여 수신정부 사전정보, 상태 메트릭을 각각 5 비트, 6 비트 그리고 7 비트로 할당하여 부동 소수점 연산의 비트오율에 근접하는 성능을 확인하였다. Log-MAP 복호 알고리즘의 주연산인 MAX*에 대한 하드웨어 복잡도와 복호 성능을 비교 분석하였다. MAX* 연산 중 계산도가 큰 오류 보정 함수를 근사화된 조합회로로 구성하여 하드웨어 부담을 줄일 수 있는 방법을 제시하였고, 윈도우 블록 길이가 32인 슬라이딩 윈도우 기법을 적용하여 적은 복호 성능 저하로 상태메트릭 저장에 필요한 메모리 공간을 감소할 수 있음을 확인하였다. Turbo decoder inherently requires large memory and intensive hardware complexity due to iterative decoding, despite of excellent decoding efficiency. To decrease the memory space and reduce hardware complexity, various design issues have to be discussed. In this paper, various design issues on Turbo decoder are investigated and the tradeoffs between the hardware complexity and the performance are analyzed. Through the various simulations on the fixed-length analysis, we decided 5-bits for the received data, 6-bits for a priori information, and 7-bits for the quantization state metric, so the performance gets close to that of infinite precision. The MAX operation which is the main function of Log-MAP decoding algorithm is analyzed and the error correction term for MAX* operation can be efficiently implemented with very small hardware overhead. The size of the sliding window was decided as 32 to reduce the state metric memory space and to achieve an acceptable BER.

서울대학교 공과대학 교육연구동 LCC 분석 사례 연구

박태근,Park Tae-Keun 한국건설관리학회 2004 건설관리 : 한국건설관리학회 학회지 Vol.5 No.3

학교보건 시범학교 현황-경기편 강화도 선원국민학교

박태근,Park, Tae-Geun 한국학교보건협회 1976 학교보건 Vol.3 No.-

RSA 공개키 암호화시스템의 효율적인 Radix-4 시스톨릭 VLSI 구조

박태근,Park Tae geun 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.12C

본 논문에서는 RSA 공개키 암호화 알고리즘을 위한 효율적인 Radix-4 시스톨릭 VLSI 아키텍쳐를 제안하였다. 모듈러 곱셈 알고리즘의 이터레이션 단순화와 효율적인 시스톨릭 매핑으로 제안된 구조는 n-비트 모듈러 멱승 연산을 n$^{2}$ 클럭 싸이클에 수행한다. 각 지수 처리 단계에서 두 개의 모듈러 곱셈, M$_{i}$와 P$_{i}$는 중첩되어 연산되며 따라서 제안된 하드웨어의 이용도(hardware utilization)는 100%이다. 또한 RSA 암호화를 위한 총 모듈러 곱셈의 횟수를 줄이기 위하여 지수를 Radix-4 SD(Signed Digit) 수체계를 이용하여 인코딩하였다. 이로 인하여 지수의 NZ(non-zero) 디지트가 약 20% 감소되어 성능이 향상되었다. 기존의 방법들과 비교하였을 때, 제안된 구조는 비교적 적은 하드웨어를 사용하여 우수한 성능을 보였으며 개선된 Montgomery 알고리즘을 바탕으로 한 제안된 구조는 지역성, 규칙성, 확장성 등으로 VLSI 구현에 적합하다. In this paper, an efficient radix-4 systolic VLSI architecture for RSA public-key cryptosystem is proposed. Due to the simple operation of iterations and the efficient systolic mapping, the proposed architecture computes an n-bit modular exponentiation in n$^{2}$ clock cycles since two modular multiplications for M$_{i}$ and P$_{i}$ in each exponentiation process are interleaved, so that the hardware is fully utilized. We encode the exponent using Radix-4. SD (Signed Digit) number system to reduce the number of modular multiplications for RSA cryptography. Therefore about 20% of NZ (non-zero) digits in the exponent are reduced. Compared to conventional approaches, the proposed architecture shows shorter period to complete the RSA while requiring relatively less hardware resources. The proposed RSA architecture based on the modified Montgomery algorithm has locality, regularity, and scalability suitable for VLSI implementation.

The Life Cycle Cost Optimization Methodology as a Tool for Designing Apartment Units

박태근,Park Tae Keun Korean Institute of Construction Engineering and M 2000 한국건설관리학회 논문집 Vol.1 No.1

The future costs of energy and the cost of the repair of apartment buildings are expected to rise continuously in proportion to the initial costs. Therefore it has become important for these increasing costs to be incorporated and reflected in the design of the building. Systems such as structure and services for the buildings remain constant, but a number of the walls and windows can vary and thus have a major influence on the total construction and running costs of a building. The critical factor in the apartment unit design for the optimization of life cycle cost (LCC) is the ratio of the x and y axis of the walls in the unit plan. This paper demonstrates how to achieve the optimal size and thus optimize the LCC of the building. 최근 공동주택의 유지관리를 위한 인건비, 에너지비가 급속하게 증가하고 있다. 이에 따라 설계단계에서 이 비용을 절감할 수 있는 기법의 필요성이 제기되고 있다. 공동주택에 있어서는 대부분의 경우 세대당 동일한 내외벽, 창호 등이 반복적으로 사용되므로 단위평면의 LCC 최적화가 전체 건물의 LCC 최적화에 있어서 가장 중요하다. 이를 위하여 본 연구에서는 LCC 비용항목 중 공동주택의 물리적 시스템에 탄력성있게 변화하는 LCC 비용항목을 파악하였고, 초기건축비, 보수교체비, 에너지비를 종합적으로 최적화시킬 수 있도록 LCC 부위단가 개념을 도입하여 공동주택 적정치수 산정방법을 제시하였다. 여기에서 보수교체비산정은 보수교체비용 최소화에 의한 최적 보수교체주기법에 근거하였으며, 에너지 소비량 추정은 DOE-2에 의한 동적 에너지 부하량을 추정하여 LCC 부위단가 개념에 접목하였다. 보수교체비 최적화 기법과 동적에너지 분석에 의한 LCC 부위단가 개념은 기존의 개념과는 다른 독창적인 개념이다.

Content-Addressable Memory를 이용한 확장 가능한 범용 병렬 Associative Processor 설계

박태근,Park, Tae-Geun 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.2

일반 컴퓨터에서 중앙처리장치와 메모리 사이의 병목현상인 "Von Neumann Bottleneck"을 보이는데 본 논문에서는 이러한 문제점을 해소하고 검색위주의 응용분야에서 우수한 성능을 보이는 Content-addressable memory(CAM) 기반의 확장 가능한 범용 Associative Processor(AP) 구조를 제안하였다. 본 연구에서는 Associative computing을 효율적으로 수행할 수 있는 명령어 세트를 제안하였으며 다양하고 대용량 응용분야에도 적용할 수 있도록 구조를 확장 가능하게 설계함으로써 유연한 구조를 갖는다. 12 가지의 명령어가 정의되었으며 프로그램이 효율적으로 수행될 수 있도록 명령어 셋을 구성하고 연속된 명령어를 하나의 명령어로 구현함으로써 처리시간을 단축하였다. 제안된 프로세서는 bit-serial, word-parallel로 동작하며 대용량 병렬 SIMD 구조를 갖는 32 비트 범용 병렬 프로세서로 동작한다. 포괄적인 검증을 위하여 명령어 단위의 검증 뿐 아니라 최대/최소 검색, 이상/이하 검색, 병렬 덧셈 등의 기본적인 병렬 알고리즘을 검증하였으며 알고리즘은 처리 데이터의 개수와는 무관한 상수의 복잡도 O(k)를 갖으며 데이터의 비트 수만큼의 이터레이션을 갖는다. Von Neumann architecture suffers from the interface between the central processing unit and the memory, which is called 'Von Neumann bottleneck' In this paper, we propose a scalable general-purpose associative processor (AP) based on content-addressable memory (CAM) which solves this problem and is suitable for the search-oriented applications. We propose an efficient instruction set and a structural scalability to extend for larger applications. We define twelve instructions and provide some reduced instructions to speed up which execute two instructions in a single instruction cycle. The proposed AP performs in a bit-serial, word-parallel fashion and can be considered as a 32-bit general-purpose parallel processor with a massively parallel SIMD structure. We design and simulate a maximum/minumum search greater-than/less-than search, and parallel addition to verify the proposed architecture. The algorithms are executed in a constant time O(k) regardless of the number of input data.

비트 시리얼 이산 웨이블렛 변환 필터 설계

박태근,김주영,노준례,Park Tae geun,Kim Ju young,Noh Jun rye 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.4A

이산 웨이블렛 변환(Discrete Wavelet Transform)은 블록효과가 없고 특정시간의 주파수 특징을 잘 표현하여 MPEG4나 JPEG2000의 표준안으로 채택되는 등 많은 응용분야에서 이용되는 변환 방법이다. 본 논문에서는 저 전력, 저 비용 DWT 필터 설계를 위한 두 채널 QMF(Quadracture Mirror Filter) PR(Perfect Reconstruction) 래티스 필터에 대한 비트 시리얼 구조를 제안하였다. 제안된 필터(필터 길이 = 8)는 4개의 래티스로 구성되었으며, 각 단 고정계수의 양자화 비트를 PSNR(peak-signal-to-noise ratio) 분석을 통하여 결정하였고 그에 따른 효율적인 비트 시리얼 곱셈기 구조를 제안하였다. 각 계수는 CSD(Canonic Signed Digit) 인코딩 방법을 이용하여 `0'이 아닌 비트의 수를 최소화함으로써 복잡도를 개선하였다. 제안된 DWT구조는 휴면기간 동안 하위레벨을 처리하는 폴딩(folding) 구조이고 이에 대한 효율적인 스케줄링 방법이 제안되었으며 최소의 하드웨어(플립 플롭, 전가산기)만으로 구현이 가능하다. 제안된 구조는 VerilogHDL로 설계되어 검증되었으며 Hynix 0.35$\mu$m표준셀 라이브러리를 사용하여 합성한 결과, 최대 동작주파수는 200 MHz이며 16클록의 레이턴시(Latency)와 약 175Mbps의 성능을 보였다. Discrete Wavelet Transform(DWT) is the oncoming generation of compression technique that has been selected for MPEG4 and JEPG2000, because it has no blocking effects and efficiently determines frequency property of temporary time. In this paper, we propose an efficient bit-serial architecture for the low-power and low-complexity DWT filter, employing two-channel QMF(Qudracture Mirror Filter) PR(Perfect Reconstruction) lattice filter. The filter consists of four lattices(filter length=8) and we determine the quantization bit for the coefficients by the fixed-length PSNR(peak-signal-to-noise ratio) analysis and propose the architecture of the bit-serial multiplier with the fixed coefficient. The CSD encoding for the coefficients is adopted to minimize the number of non-zero bits, thus reduces the hardware complexity. The proposed folded 1D DWT architecture processes the other resolution levels during idle periods by decimations and its efficient scheduling is proposed. The proposed architecture requires only flip-flops and full-adders. The proposed architecture has been designed and verified by VerilogHDL and synthesized by Synopsys Design Compiler with a Hynix 0.35$\mu$m STD cell library. The maximum operating frequency is 200MHz and the throughput is 175Mbps with 16 clock latencies.

인근 특징 정보를 이용한 임베디드용 지문인식 알고리즘

박태근,정선경,Park Tea geun,Jung Sun kyung 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.4c

In this paper, we propose a fingerprint verification algorithm for the embedded system based on the minutia extracted using the image quality, the minutia structure, and the Sequency and the orientation of ridges. After the pre- and the post-processing, the true minutia are selected, thus it shows high reliability in the fingerprint verification. In matching process, we consider the errors caused by shift, rotation, and pressure when acquiring the fingerprint image and reduce the matching time by applying a local matching instead of a full matching to select the reference pair. The proposed algorithm has been designed and verified in Arm920T environment and various techniques for the realtime process have been applied. Time taken from the fingerprint registration through out the matching is 0.541 second that is relevant for the realtime applications. The FRR (False Reject Rate) and FAR (False Accept Rate) show 0.079 and 0.00005 respectively. 본 논문에서는 지문의 영상 품질, 특징점의 구조, 융선의 주파수와 방향성 등의 정보들을 이용하여 추출된 특징점들을 기반으로 임베디드 시스템에 적합한 지문인식 알고리즘을 제안하였다. 추출된 특징점들은 전처리 및 후처리 과정을 통해 참 특징점만을 선택함으로 정합과정의 신뢰도를 높였다. 정합과정에서는 지문 획득시 천이, 회전, 눌림 등으로 인한 오차를 고려함으로써 신뢰도를 개선하였으며, 인근 특징점만의 부분 정합을 통하여 전체정합을 위한 참조쌍을 택함으로써 수행시간을 단축하였다. 제안된 지문인식 알고리즘은 Arm920T .프로세서 환경하에서 구현되어 검증되었으며 실시간처리를 위한 다양한 방법이 적용되었다. 지문 등록부터 인식까지 처리시간은 0.541초로 실시간 임베디드 응용분야에 적용 가능함을 보여주었으며 이때 FRR(본인 거부율)과 FAR(타인 승인율)는 각각 0.079과 0.00005로 높은 신뢰도를 갖는다.

클러스터 기반 센서 망에서 데이터 전달 방법들의 성능 분석

박태근,Park Tae-Keun 한국통신학회 2006 韓國通信學會論文誌 Vol.31 No.3A

본 논문은 클러스터 기반 센서 망에 적합한 에너지 효율적인 토폴로지 관리 기법 개발을 위한 기반 연구로서, 세가지 종류의 데이터 전달 방법의 성능을 비교 분석한다. 첫 번째 방법에서는 각 클러스터의 헤더들만 무선 송수신 모듈을 활성화시켜 RTS/CTS/DATA/ACK 메시지 송수신에 참여하구 두 번째 방법에서는 각 클러스터당 다수 노드들이 메시지 교환에 참여한다. 마지막 방법에서는 각 클러스터의 헤더들만 RTS/CTS 메시지 교환을 위하여 무선 송수신 모듈을 활성화하는데, 자신의 클러스터 ID가 목적지 클러스터로 지정되어 있는 RTS 메시지를 수신한 클러스터 헤더는 다수 노드들의 무선 송수신 모듈을 활성화시켜 DATA 메시지 수신과 ACK 메시지 송신에 참여하도록 한다. 시뮬레이션을 통하여, 클러스터당 활성화될 노드의 수와 부하 및 패킷 손실 확률에 따라 이상의 세 가지 방법의 에너지 소모량을 비교 분석한다. This paper evaluates the performance of three types of data delivery mechanisms in clustered sensor networks, as a basic research to develop an energy efficient topology management scheme. In the first mechanism, one node per cluster(clusterhead) turns on its radio(or wakes up) to transmit and receive RTS/CTS/DATA/ACK messages, but in the second one, k nodes per cluster wake up and participate in the message exchange. In the last mechanism, clusterheads turn on the radio to exchange RTS/CTS messages, and if a clusterhead receives RTS containing its cluster m as a destination, it makes k nodes in the cluster hun on the radio to receive DATA and transmit ACK. Through simulation, we show the energy consumption of the three types of data delivery mechanisms as functions of the number of active nodes per cluster, offered load, and packet loss probability.