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A Study on Characteristics of Wet Oxide Gate and Nitride Oxide Gate for Fabrication of NMOSFET
김환석,이천희,Kim, Hwan-Seog,Yi, Cheon-Hee Korea Information Processing Society 2008 정보처리학회논문지 A Vol.15 No.4
본 논문에서는 핫 케리어 효과, 항복전압 전하, 트랜지스터 Id Vg 특성곡선, 전하 트래핑, SILC와 같은 특성들을 비교하기 위하여 HP 4145 디바이스 테스터를 사용하여 습식 산화막과 질화 산화막으로된 $0.2{\mu}m$ NMOSFET를 만들어 측정하였다. 그 결과 질화 산화막으로 만들어진 디바이스가 핫 케리어 수명(질화 산화막은 30년 이상인 반면에 습식 산화막 소자는 0.1년임), Vg의 변화, 항복전압, 전계 시뮬레이션, 전하 트래핑면에서도 습식 산화막 소자보다 우수한 결과를 얻을 수 있었다. In this paper we fabricated and measured the $0.26{\mu}m$ NMOSFET with wet gate oxide and nitride oxide gate to compare that the charateristics of hot carrier effect, charge to breakdown, transistor Id_Vg curve, charge trapping, and SILC(Stress Induced Leakage Current) using the HP4145 device tester. As a result we find that the characteristics of nitride oxide gate device better than wet gate oxide device, especially hot carrier lifetime(nitride oxide gate device satisfied 30 years, but the lifetime of wet gate oxide was only 0.1 year), variation of Vg, charge to breakdown, electric field simulation and charge trapping etc.
고밀도 칩 신뢰성 개선을 위한 buffered deposition 소자구조에 관한 연구
김환석,이천희,Kim, Hwan-Seog,Yi, Cheon-Hee 한국시뮬레이션학회 2008 한국시뮬레이션학회 논문지 Vol.17 No.2
본 연구에서는 드레인 부근의 채널 영역에서 접합 전계를 줄이는 Buffered deposition 구조의 소자를 제안하였다. Buffered deposition 구조의 소자 제작은 첫 번째 게이트를 식각한 후에 NM1(N-type Minor1) 이온주입을 하고 다시 HLD막과 질화막을 덮어 식각하여 제작하였다. 이러한 Buffered deposition 구조는 전계를 줄이기 위한 버퍼층으로 되어 있으며 Buffered deposition 소자의 여러 가지 구조의 Hot carrier 수명을 비교하였으며 열화 특성도 분석하여 10년간의 Hot carrier 수명을 만족함을 증명하였다. New Buffered deposition is proposed to decrease junction electric field in this paper. Buffered deposition process is fabricated after first gate etch, followed NM1 ion implantation and deposition & etch nitride layer. New Buffered deposition structure has buffer layer to decrease electric field. Also we compared the hot carrier characteristics of Buffered deposition and conventional. Also, we design a test pattern including NMOSFET, PMOSFET, LvtNMOS, High pressure N/PMOSFET, so that we can evaluate DC/AC hot carrier degradation on-chip. As a result, we obtained 10 years hot carrier life time satisfaction.
김환석(HWAN-SEOG KIM),김성태(SUNG-TAE KIM),이천희(CHEON-HEE YI) 한국정보과학회 1988 한국정보과학회 학술발표논문집 Vol.15 No.2
기존의 bipolar OTA는 온도의 영향도 많이 받고 chip size도 크므로 이러한 단점을 개선하기 위해서 CMOS를 사용하여 설계하는 경향이다. 본 논문에서 제안한 CMOS OTA 회로를 기존의 연구결과(1)보다 안정도를 갖는다.
김환석(Kim Hwan-seog),유기한(Ryu Gi-han),최병갑(Choi Byung Gab),이천희(Yi Cheon-hee) 한국정보과학회 1992 한국정보과학회 학술발표논문집 Vol.19 No.1
본 연구는 schematic 자동 생성기를 구성하는 배치와 배선기 중 배선을 중심으로 기존의 channel routing 알고리즘을 검토하여 배선길이를 감소시키고 신호 흐름을 일정한 방향으로 일관성있게 배선하여 도면을 완성했을 때 가능한한 배선의 형태와 좋게 하였으며 schematic 자동생성을 위한 배선문제와 관련된 각 심볼의 핀과 이들 핀들을 연결하는 배선의 위치를 결정하는 문제와 이를 위한 신호선의 형태를 모델링하여 기존의 VLSI시스템의 channel router를 이용하여 schematic 자동생성기를 위한 심볼간의 배선을 행하였다.
이용희(Lee Yong-Hee),김환석(Kim Hwan-Seog),김성태(Kim Seong-Tae),이천희(Yi Cheon-Hee) 한국정보과학회 1989 한국정보과학회 학술발표논문집 Vol.16 No.2
반도체 디바이스 시뮬레이션에 있어서 물리적 모델은 매우 중요하게 시뮬레이션에 영향을 주고있다. 또한 이들 모델의 분리화 작업 역시 시뮬레이션 속도외 정확도에 큰 영향을 주고 있다. 본 논문에서는 반도체 디바이스 시뮬레이터의 구성에 있어서 필요한 물리적 모델을 마련하고 간단한 구조의 P+-N 다이오드의 concentration 과 translent 분석을 하였다. 이들 물리적 모델을 이용함으로써 보다 완전한 디바이스 시뮬레이션을 수행 할 수 있었다.
정자춘(Ja-Choon Jeong),장중식(Joong-Sig Jang),김환석(Hwan-Seog Kim),안병근(Byeong-Gen An),이천희(Cheon-Hee Yi) 한국정보과학회 1988 한국정보과학회 학술발표논문집 Vol.15 No.1
본 논문은 VLSI 설계를 위한 빠른 인접변 탐색알고리즘을 제안하고 있다. 이 알고리즘은 기존의 평면소인법(Plane Sweep Method)를 개량한 확장 평면 소인법(Enchanced Plane Sweep Method)으로 2개의 소인선을 사용하여 한번의 소인만으로도 좌우, 상하 방향의 인접한 탐색이 O(n log n)의 시간복잡도 내에서 가능하다. (여기서 n은 입력다각형의 정점수이다.) 이 방법은 앞으로 설계규칙검사 (design rule check), 배선문제, 마스크 자동생성등의 VLSI CAD에 매우 효율적으로 응용할 수 있을 것이다.