단기상담 훈련프로그램이 대학생들에게 미치는 영향

강진구(Kang Jin-ku),이용상(Lee Yong Sang),연규진(Yon Kyu Jin) 연세대학교 교육연구소 2005 미래교육학연구 Vol.18 No.2

본 연구에서는 단기상담 훈련프로그램이 대학생들의 상담자 자기효능감을 높이는지를 다층모형으로 분석하여 알아보고자 하였다. 독립변수는 단기상담 훈련을 위한 3단계 프로그램(강진구와 연문희, 2005) 중 제1 및 제2단계 훈련프로그램이었다. 제1단계 단기상담 핵심기법 훈련에서는 공감, 자기노출, 맞닥뜨림 기법을 5주 15시간 동안 처치하고, 제2단계 단기상담 발달단계별 역할훈련에서는 시작단계, 준비단계, 작업단계, 종결단계의 상담자 역할을 6주 18시간 동안 처치하였다. 훈련 방법에는 순환식 훈련, 모델링과 역할놀이, 긍정적 피이드백, 동료 상호작용 등 4요소가 주로 적용되었다. 종속변수는 상담자 자기효능감(COSE) 점수였다. 연구대상은 충청지역 C대학교의 심리학과 4학년 남녀 학생 26명이었다. 이들에게 사전검사, 사후검사1, 사후검사2로 3회 반복측정한 평균 점수를 HLM 6.0으로 다층분석한 결과, 상담자 자기효능감 점수의 발달곡선에서 유의한 차이가 있었으며, 개인배경변수인 성별 및 상태불안 초기값에 따른 효과는 없었다. 본 연구의 의의는 다음과 같다. 첫째, 개발된 단기상담 훈련프로그램을 후속연구 차원에서 대상과 기간을 달리하여 처치한 결과, 상담자 자기효능감에 대한 프로그램의 효과를 검증하였다. 둘째, 선행연구의 효과 검증에 추가하여 각 단계별 프로그램의 효과를 규명하였다. 셋째, 다층분석모형(HLM)으로 분석함으로써 시간에 따른 성장 효과와 개인배경변수의 효과를 규명하였다. This study was based on the hypothesis that the brief therapy training program is an effective tool which could increase the counselor's self-efficacy. The hypothesis was tested and analyzed by multilevel model. The independent variable was the first and second stages of the three stage program for the brief therapy training(Kang, 2005). In the first stage, it provided prospective brief therapists with various skills such as empathy, self-disclosure, and confrontation for 15 hours over 5 weeks. In the second stage, it equiped them with the counselor's roles of each developmental stage such as initial stage, transition stage, working stage, and terminal stage for 18 hours over 6 weeks. The major training methods utilized in these programs were cycling training, modeling, role-playing, and peer interaction. Dependent variable was the scores of counselor's self-efficacy(COSE). The training subjects were consisted of 26 undergraduate-level students who enrolled in counseling practicum course at C University, Daejeon metropolitan city. The results of three repeated measures were analyzed by multi-level analysis method using HLM 6.0. There was a meaningful difference between the growth curve of the scores of counselor's self-efficacy but no effects of sex or initial scores of state anxiety(STAI-S). This study provides with the following meanings: First, this study verified the effect of the program on counselor's self-efficacy with different subjects and different periods in the respect of following study of the brief therapy training program. Second, it verified the effect of each developmental stage in addition to effect testing of the previous study. Third, it verified the effect of growth over the period and the effect of individual background variables with HLM.

우리나라 전자제품개발의 현황과 방향

강진구(Jin - Ku Kang) 한국경영학회 1979 經營學硏究 Vol.8 No.-

배추식품 소비트렌드와 대응전략: 절임배추를 중심으로

강진구 ( Jin Ku Kang ),이승인 ( Seung In Lee ) 韓國食品流通學會 2015 한국식품유통학회 학술대회 Vol.- No.하계

본 연구는 농촌진흥청이 보유한 농식품 소비자 패널자료(′10년∼′14년)를 활용하여 소비자의 배추식품 소비트렌드 변화를 분석하고, 향후 시장 확대가 예상되는 절임배추 시장을 중심으로 소비자의 이용실태 및 선호도 분석을 실시하였다. 본 연구의 결과는 다음과 같다. 첫째, 주부들에게 제3의 명절로 불리는 김장철에 가구의 배추식품 구매패턴이 변화하였다는 점이다. 이러한 사실은 배추를 직접 절이는 전통적인 김장법 대신 절임배추를 이용하여 간편한 김장을 하거나, 상품김치를 구매하는 패턴이 형성되었으며, 그 시장이 확대되고 있다는 것이다. 둘째, 김장철 패널유형(비전업주부 vs. 전업주부), 패널연령 등에 따라 배추식품 구매행태에 차이가 발생한다는 점이다. 주부 경제활동 증가에 따른 비전업주부의 증가는 김장시 신선배추를 이용하는 전통적 김장 대신 간편하고 편리한 절임배추를 이용한 김장, 또는 상품김치 시장을 확대시키는 요인으로 작용할 것으로 판단된다. 또한, 연령별 배추식품 유형에 대해 만족도를 향상시킬 수 있는 방안 도출과 더불어 미래 소비계층인 20대·30대 주부들의 배추식품 소비 확대 방안 모색이 필요하다는 점을 시사한다. 셋째, 절임배추 소비확대를 위해서는 절임배추 생산자들의 고객 맞춤형 마케팅 전략이 요구된다는 점이다. 예를 들어, 절임배추 유통전략 수립시 신뢰와 접근용이성 등 소비자들이 중요하게 생각하는 관점에서 면밀한 검토가 필요하다고 생각된다. 특히 인터넷과 산지직거래의 경우, 배달시간 엄수 등 차별적 택배서비스 제공을 통해 고객 신뢰를 확보하는 전략 추진이 중요하다. 또한, 소비자와 절임배추 가공농가간 직거래망 확대와 절임배추 가공농가의 절임배추 자체 품질 인증제 등의 도입을 통해 소비자와 신뢰를 형성하고, 적정가격을 보장받는 전략 실행이 필요 할 것으로 판단된다.

CMOS Clockless Wave Pipelined Adder Using Edge-Sensing Completion Detection

안용성,강진구,Ahn, Yong-Sung,Kang, Jin-Ku Institute of Korean Electrical and Electronics Eng 2004 전기전자학회논문지 Vol.8 No.2

본 논문은 CMOS 에지 완료검출 신호를 이용하여 8bit 웨이브파이프라인 덧셈기를 설게하였다. 이 구조는 클럭이 필요 없이 동작한다. 에지감지후 신호완료를 검출하는 알고리즘회로는 센서회로와 래치로 구성되어있다. 제안하는 구조를 이용하여 8bit 덧셈기의 출력이 거의 같은 시간에 만들어 지도록 정렬된다. 시뮬레이션에서 0.35um CMOS 공정을 사용하여 3.3V 공급전압으로 1GHz 동작을 확인하였다. In this paper, an 8bit wave pipelined adder using the static CMOS plus Edge-Sensing Completion Detection Logic is presented. The clockless wave-pipelining algorithm was implemented in the circuit design. The Edge-Sensing Completion Detection (ESCD) in the algorithm is consisted of edge-sensing circuits and latches. Using the algorithm, skewed data at the output of 8bit adder could be aligned. Simulation results show that the adder operates at 1GHz in $0.35{\mu}m$ CMOS technology with 3.3V supply voltage.

다중 클락 주기의 지연체인을 이용한 정밀한 지연발생 회로

박준영,강진구,Park, Jun-Young,Kang, Jin-Ku 한국전기전자학회 1999 전기전자학회논문지 Vol.3 No.1

본 논문은 정밀한 클락 지연을 발생하는 회로 기법을 제안하였다. 이 기법은 지연 체인을 다중 클락 주기에 록킹(Locking)시켜서 개별 지연단(Delay Stage)의 지연보다 작은 지연 해상도를 갖도록 하는 것이다. 이 기법으로 단위 셀이 750ps의 지연시간을 갖는 지연체인에서 DLL(Delay Locked Loop)을 이용하여 250ps의 지연간격을 갖는 지연 발생회로를 설계하였다. 제안한 회로는 지연체인이 클락 신호 주기의 3배에 록킹이 되도록 하였으며, 1.5um CMOS공정의 모의 실험을 통해 단위지연셀 지연시간의 1/3인 250ps의 지연간격을 발생함을 확인하였다. This paper presents a new technique for generating precise clock delays. The technique can obtain finer timing resolution less than the gate delay of the delay chain by locking in multiple clock period. Using this technique, a 250ps of timing resolution could be achieved from a 750ps delay of the single delay stage in a DLL(Delay Locked Loop) structure. The delay chain of the proposed circuit is locked on three times of the clock period and a finer delay resolution than the absolute gate delay is achieved and verified through the simulation.

3.125Gbps Reference-less Clock and Data Recovery using 4X Oversampling

장형욱,강진구,Jang, Hyung-Wook,Kang, Jin-Ku Institute of Korean Electrical and Electronics Eng 2006 전기전자학회논문지 Vol.10 No.1

본 논문에서는 기준동작 클럭없이 데이터만으로 구현되는 반주기의 4x 오버샘플링 위상/주파수검출기를 이용한 클럭 데이터 복원회로에 대하여 서술하였다. 위상 및 주파수검출기는 4x 오버샘플링 기법을 이용하여 설계되었다. 위상검출기는 뱅뱅 제어방법에 의해, 주파수검출기는 로테이션방법에 의해 동작한다. 위상 및 주파수 검출기로부터 발생된 6개의 신호들은 전하펌프로 들어갈 전하량을 결정한다. VCO단은 4개의 차동 지연단으로 구성되고 8개의 클럭신호를 생성한다. 제안된 회로는 공급전압 1.8V, 0.18um MOCS 공정으로 설계 시뮬레이션되었다. 제안된 구조의 PD와 FD를 사용하여 25%의 넓은 트래킹 주파수 범위를 가진다. In this paper, a clock and data recovery (CDR) circuit for a serial link with a half rate 4x oversampling phase and frequency detector structure without a reference clock is described. The phase detector (PD) and frequency detector (FD)are designed by 4X oversampling method. The PD, which uses bang-bang method, finds the phase error by generating four up/down signal and the FD, which uses the rotational method, finds the frequency error by generating up/down signal made by the PD output. And the six signals of the PD and the FD control an amount of current that flows through the charge pump. The VCO composed of four differential buffer stages generates eight differential clocks. Proposed circuit is designed using the 0.18um CMOS technology and operating voltage is 1.8V. With a 4X oversampling PD and FD technique, tracking range of 24% at 3.125Gbps is achieved.

3단 구성의 디지털 DLL 회로

박철우,강진구,Park, Chul-Woo,Kang, Jin-Ku 한국전기전자학회 2002 전기전자학회논문지 Vol.6 No.1

본 논문에서는 전부 디지털 회로로 구성된 고 해상도의 DLL(Delay Locked Loop)를 제안하였다. 제안된 회로는 위상 검출기, 지연 선택 블록, 그리고 각각의 지연 체인을 가지는 Coarse, Fine 그리고 Ultra Fine 위상조정 블록의 삼 단의 형식으로 되어 있다. 첫 번째 단은 Ultra Fine 위상조정블록으로 고 해상도를 얻기 위하여 Vernier Delay Line을 사용하였다. 두 번째와 세 번째 단은 Coarse와 Fine 위상조정블록으로 각각의 단위 지연 체인을 이루는 단위 지연 소자의 해상도 만큼의 위상 제어를 하게 되며, 두 단은 상당히 비슷한 구조를 이루고 있다. 회로는 HSPICE를 이용하여 공급 전압이 3.3V인 $0.35{\mu}m$ CMOS 공정으로 시뮬레이션 되었다. 시뮬레이션 결과 회로의 해상도를 약 10ps로 높일 수 있었으며, 동작 범위는 250MHz에서 800MHz 이다. This paper describes a high resolution DLL(Delay Locked Loop) using all digital circuits. The proposed architecture is based on the three stage of coarse, fine and ultra fine phase tuning block which has a phase detector, selection block and delay line respectively. The first stage, the ultra fine phase tuning block, is tune to accomplish high resolution using a vernier delay line. The second and third stage, the coarse and fine tuning block, are tuning the phase margin of Unit Delay using the delay line and are similar to each other. It was simulated in 0.35um CMOS technology under 3.3V supply using HSPICE simulator. The simulation result shows the phase resolution can be down to lops with the operating range of 250MHz to 800MHz.

Design of a CMOS Time to Digital Converter with 25ps Resolution

최진호,강진구,Choi, Jin-Ho,Kang, Jin-Ku Institute of Korean Electrical and Electronics Eng 2004 전기전자학회논문지 Vol.8 No.2

This paper describes a CMOS time to digital converter (TDC) that measures the interval between two signals and converts to a digital signal. There are various methods to measure the time interval. But several architectures have a limitation in resolution and in conversion time. Moreover, they have complex algorithms. But the proposed TDC circuit has achieved a high resolution (25ps) by using a high-speed digital sampler and simple algorithm. The sampler detects when input signals comes into the TDC and output is coded. The proposed multiphase clock generator was also implemented to achieve 25p resolution. 본 논문은 두 신호의 시간 차이를 디지털 신호로 변환하는 시간디지털변환기(Time to Digital Converter) 변환기에 대해서 서술하였다. 시간 차이를 측정하는 방법에는 여러 가지가 있으나 변환시간이나 저해상도의 단점을 가지고 있으며 또한 복잡한 구조를 가지는 문제점이 있다. 그러나 본 논문에서 제안한 시간디지털변환기회로는 고속 디지털 샘플러를 사용함으로써 단순한 구조로 높은 해상도(25ps)를 실현할 수 있었다. 입력신호가 시간디지털변환기의 입력으로 들어오면 샘플러가 신호를 검출해내고 레지스터에 의해 처리된 후 코딩블럭에 의해서 코딩되게 된다. 또한 25ps의 해상도를 얻기 위해서 본 논문에서는 다중위상클록발생기를 구현하였다.

3.125Gbps Reference-less Clock/Data Recovery using 4X Oversampling

이성섭,강진구,Lee, Sung-Sop,Kang, Jin-Ku The Institute of Electronics and Information Engin 2006 電子工學會論文誌-CI (Computer and Information) Vol.43 No.10

본 논문은 시리얼 링크를 위한 레퍼런스 클록이 없고 4x 오버샘플링 방식의 위상 및 주파수 검출기 구조를 갖는 하프 레이트 클록 및 데이터 복원 회로를 제안하였다. 위상 검출기는 4개의 업/다운 신호를 생성함으로써 위상 에러를 검출하고, 주파수 검출기는 위상 검출기 출력에 의해 만들어진 업/다운 신호를 이용하여 주파수 에러를 검출한다. 그리고 위상 검출기와 주파수 검출기의 여섯 개 신호는 전하 펌프로 흘러 들어가는 전류의 양을 조절한다. 네 개의 차동 버퍼로 구성된 VCO는 4x 오배샘플링을 위한 8개의 클록을 생성한다. 0.18um CMOS 공정을 사용하였고, 실험 결과 제안된 회로는 3.125Gbps의 속도로 클록과 데이터를 복원해 낼 수 있었다. 제안된 구조의 PD와 FD를 사용하여 24%의 넓은 트래킹 주파수 범위를 가진다. 측정된 클록의 지터(p-p)는 약 14ps였다. CDR은 1.8v의 단일 전원 공급기를 사용하였고, 전력소모는 약 140mW이다. An integrated 3.125Gbps clock and data recovery (CDR) circuit is presented. The circuit does not need a reference clock. It has a phase and frequency detector (PFD), which incorporates a bang-bang type 4X oversampling PD and a rotational frequency detector (FD). It also has a ring oscillator type VCO with four delay stages and three zero-offset charge pumps. With a proposed PD and m, the tracking range of 24% can be achieved. Experimental results show that the circuit is capable of recovering clock and data at rates of 3.125Gbps with 0.18 um CMOS technology. The measured recovered clock jitter (p-p) is about 14ps. The CDR has 1.8volt single power supply. The power dissipation is about 140mW.

이진 위상-주파수 검출기와 카운터를 이용한 디지털 위상 고정 루프 회로 설계

한종석,윤관,강진구,Han, Jong-Seok,Yoon, Kwan,Kang, Jin-Ku 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다. In this paper, a digital phase-locked loop(Digital-PLL) circuit with a new phase-to-digital converter(P2D) is described. The proposed digital PLL is composed a P2D, a digital loop filter(DLF), and a digitally controlled oscillator(DCO). The P2D generates a digital code for a phase error. The proposed P2D used a binary phase frequency detector(BPFD) and a counter in place of a time-to-digital converter(TDC) for simple structure, compact area and low power consumption. The proposed circuit was designed with CMOS 0.18um process. The simulation shows the circuit operates with the 1.0 to 2.2GHz with the power consumption of 16.2mW at 1.65GHz and the circuit occupies the chip area of $0.096mm^2$.