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Memory Effect를 최소화한 C-대역 내부 정합 GaAs 전력증폭기
최운성(Woon-Sung Choi),이경학(Kyung-Hak Lee),어윤성(Yun-Seong Eo) 한국전자파학회 2013 한국전자파학회논문지 Vol.24 No.11
본 논문에서는 C-대역에서 입출력 정합 회로가 패키지에 내장된 10 W급 내부 정합 증폭기 설계 및 제작을 하였다. 전력증폭기 설계에 사용한 트랜지스터로 GaAs pHEMT bare-chip을 사용하였다. 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩 해석으로 정확도 높은 설계를 하였다. 패키지와 정합 회로를 함께 EM simulation하여 패키지가 정합 회로에 미치는 영향을 해석하였다. 2-tone 측정 시 memory effect로 인해 발생되는 IMD3의 비대칭성을 줄이기 위한 memory effect 감쇄 바이어스 회로를 제안 및 설계하였다. 측정 결과, 7.1~7.8 ㎓ 대역에서 P1㏈는 39.8~40.4 ㏈m, 전력 이득은 9.7~10.4 ㏈, 효율은 33.4~38.0 %을 얻었고, 제안된 memory effect 감쇄 바이어스 회로로 IMD3(Upper)와 IMD3(Lower)차는 0.76 ㏈ 이하를 얻었다. In this paper, a C-band 10 W power amplifier with internally matched input and output matching circuit is designed and fabricated. The used power transistor for the power amplifier is GaAs pHEMT bare-chip. The wire bonding analysis considering the size of the capacitor and the position of transistor pad improves the accurate design. The matching circuit design with the package effect using EM simulation is performed. To reduce the unsymmetry of IMD3 in 2-tone measurement due to the memory effect, the bias circuit minimizing the memory effect is proposed and employed. The measured P1㏈, power gain, and power added efficiency are 39.8~40.4 ㏈m, 9.7~10.4 ㏈, and 33.4~38.0 %, respectively. Adopting the proposed bias circuit, the difference between the upper and lower IMD3 is less than 0.76 ㏈.
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