광섬유 엔진 모니터용 압력센서를 위한 프로그램 가능한 고속 저전력 8 비트 아날로그/디지탈 변환기

채용웅 한국센서학회 1999 센서학회지 Vol.8 No.2

A programmable A/D converter for an embedded fiber-optic combustion pressure sensor has been designed with 8 N and P channel MOSFETs, respectively. A local field enhancement for reducing programming voltage during writing as well as erasing an EEPROM device is introduced. In order to observe linear programmability of the EEPROM device during programming mode, a cell is developed with a 1.2 ㎛ double poly CMOS fabrication process in MOSIS. It is observed that the high resolution, of say 10mVolt, is valid in the range 1.25volts to 2volts. The experimental result is used for simulating the programmable 8 bit A/D converter with Hspice. The A/D converter is demonstrated to consume low power, 37 ㎼ by utilizing a programming operation. In addition, the converter is attained at the conversion frequency of 333 MHz.

측면산화 프리크리닝의 최소화를 통한 DRAM의 데이터 유지시간 개선

채용웅,윤광렬,Chai, Yong-Yoong,Yoon, Kwang-Yeol 한국전자통신학회 2012 한국전자통신학회 논문지 Vol.7 No.4

SC1(Standard Cleaning) 시간을 줄여 STI 측벽에서의 실리콘 손실 및 과도절개를 최소화하여 DRAM에서의 데이터 유지시간을 증가시키는 방법을 제안한다. SC1 시간 최적화를 통해 STI 상층 모서리부에서의 기생 전기장을 약화시킴으로서 Inverse Narrow Width 효과를 감소시키면 셀 트랜지스터의 Subthreshold 누설의 증가없이 채널 도핑농도가 감소하게 된다. 이것은 셀 접합에서 P-Well간 공핍 영역에서의 전기장을 최소화하여 일드나 데이터 유지시간의 증가를 보여 주었다. This paper proposes a DRAM data retention time enhancement method that minimizes silicon loss and undercut at STI sidewall by reducing the SC1 (Standard Cleaning) time. SC1 time optimization debilitates the parasitic electric field in STI's top corner, which reduces an inverse narrow width effect to result in reduction of channel doping density without increasing the subthreshold leakage of cell Tr. Moreover, it minimizes the electric field in depletion area from cell junction to P-well, increasing yield or data retention time.

일반 싱글폴리 Nwell 공정에서 제작된 아날로그 메모리

채용웅,Chai, Yong-Yoong 한국전자통신학회 2012 한국전자통신학회 논문지 Vol.7 No.5

디지털 메모리는 신뢰성, 속도 그리고 상대적인 단순한 제어회로로 인해 지금까지 저장장치로서 널리 사용되어 왔다. 그러나 디지털 메모리 저장능력은 공정의 선폭감소의 한계로 인해 결국 한계에 다다르게 될 것이다. 이러한 저장 능력을 획기적으로 증가시키는 방안의 하나로서 메모리의 셀에 저장하는 데이터의 형태를 디지털에서 아날로그로 변화시키는 것이다. 한 개의 셀과 프로그래밍을 위한 주변회로로 구성된 아날로그 메모리가 0.16um 표준 CMOS 공정에서 제작되었다. 제작된 아날로그 메모리는 저밀도 불활성 메모리, SRAM과 DRAM에서 리던던시 회로 제어, ID나 보안코드 레지스터, 영상이나 음성 저장장치 등에 응용될 것이다. A digital memory has been widely used as a device for storing information due to its reliable, fast and relatively simple control circuit. However, the storage of the digital memory will be limited by the inablility to make smaller linewidths. One way to dramatically increase the storeage capability of the memory is to change the type of stored data from digital to analog. The analog memory fabricated in a standard single poly 0.6um CMOS process has been developed. Single cell and adjacent circuit block for programming have been designed and characterized. Applications include low-density non-volatile memory, control of redundancy in SRAM and DRAM memories, ID or security code registers, and image and sound memory.

부유게이트에 지역전계강화 효과를 이용한 아날로그 어레이 설계

채용웅,Chai, Yong-Yoong 한국전자통신학회 2013 한국전자통신학회 논문지 Vol.8 No.8

1.2 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC 오프셋 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다. An analog array with a 1.2 double poly floating gate transistor has been developed with a standard CMOS fabrication process. The programming of each cell by means of an efficient control circuit eliminates the unnecessary erasing operation which has been widely used in conventional analog memories. It is seen that the path of the signal for both the programming and the reading is almost exactly the same since just one comparator supports both operations. It helps to eliminate the effects of the amplifier input-offset voltage problem on the output voltage for the read operation. In the array, there is no pass transistor isolating a cell of interest from the adjacent cells in the array. Instead of the extra transistors, one extra bias voltage, Vmid, is employed. The experimental results from the memory shows that the resolution of the memory is equivalent to the information content of at least six digital cells. Programming/erasing of each cell is achieved with no detectable disturbance of adjacent cells. Finally, the unique shape of the injector structure in a EEPROM is adopted as a cell of analog array. It reduces the programming voltage below the transistor breakdown voltage without any special fabrication process.

$0.35{\mu}m$ 표준 CMOS 공정에서 제작된 저전력 다중 발진기

채용웅,윤광열,Chai Yong-Yoong,Yoon Kwang-Yeol 대한전기학회 2006 전기학회논문지C Vol.55 No.8

An accurate constant output voltage provided by the analog memory cell may be used by the low power oscillator to generate an accurate low frequency output signal. This accurate low frequency output signal may be used to maintain long-term timing accuracy in host devices during sleep modes of operation when an external crystal is not available to provide a clock signal. Further, incorporation of the analog memory cell in the low power oscillator is fully implementable in a 0.35um Samsung standard CMOS process. Therefore, the analog memory cell incorporated into the low power oscillator avoids the previous problems in a oscillator by providing a temperature-stable, low power consumption, size-efficient method for generating an accurate reference clock signal that can be used to support long sleep mode operation.

와전류를 이용한 자동차 변속기 부품의 내부결함 검출기 개발

채용웅 한국전자통신학회 2019 한국전자통신학회 논문지 Vol.14 No.3

The non-destructive testing equipment using an eddy current was developed to check for defect in the vehicle transmission component. A defect master sample was made to test all types of defects that occur in the component and also an eddy current detector was manufactured and used to test and detect all kinds of defects. In addition, testing was held against actual defective items to investigate the cause and type of defects, and a comparative study was conducted based on results from the examination. The system software of the eddy current detector was developed so that even a non-specialist can make assessment of detect in the component from the test results displayed on the monitor. 와전류를 이용한 비파괴검사장비가 자동차 변속기 부품의 결함유무를 판단하기 위해 개발되었다. 본 탐상기에서는 부품에서 발생하는 결함을 패턴별로 검사하기 위한 결함 마스터 샘플을 만들고, 결함의 형태별로 탐상 가능한 와전류 탐상기를 제작하여 시험을 하였다. 또한 실제 결함이 있는 불량품을 대상으로 결함발생원인 및 결함발생 형태를 조사하며, 탐상시험을 통해 결과를 비교 분석하였다. 본 연구에서 개발된 와전류 탐상기는 비전문가도 모니터에 나타난 탐상기 결과로부터 부품의 결함여부를 쉽게 판단할 수 있도록 시스템 소프트웨어를 개발하였다.

고속 ADC 회로를 위한 100 MS/s의 샘플링의 SHA 설계

채용웅,Chai, Yong-Yoong 한국전자통신학회 2012 한국전자통신학회 논문지 Vol.7 No.2

본 논문에서는 고속 ADC의 앞단에서 사용하기 위한 1 $V_{pp}$의 입력 신호 범위에서 12 Bit의 해상도를 갖고 100 MS/s의 샘플링 속도에서 동작하는 SHA를 설계하였다. 제안된 시스템은 입력 주파수가 5 MHz, 샘플링 주파수 100 MHz 일 때 SFDR(Spurious Free Dynamic Range)가 약 66.3 dB로 해상도가 떨어졌으나 feedthrough를 제거한 회로는 SFDR이 약 73 dB로 12 bit 해상도를 갖는다. In this article, we have designed SHA, which has 12 Bit resolution at an input signal range of 1 $V_{pp}$ and operates at a sampling speed of 100 MS/s in order to use at front of high speed ADC. SFDR(Spurious Free Dynamic Range) of the proposed system drops to approximately 66.3 dB resolution when the input frequency is 5 MHz, and the sampling frequency is 100 MHz, however, the circuit without a feedthrough has 12 bit resolution with approximately 73 dB.

출력전압 제어 가능한 모듈형 DC/DC 컨버터 설계

채용웅 한국전자통신학회 2019 한국전자통신학회 논문지 Vol.14 No.2

This study deals with the design of a modular converter that can convert the output voltage according to the size of the load. The efficiency of the converter depends on the size of the load and is generally less efficient for low loads. Therefore, it is more efficient to construct a small capacity modular converter than to manufacture a large capacity converter and determine the capacity of the system through the parallel connection of the converter module according to the load size. In this paper, we will introduce a modular DC / DC converter designed to control the number of modules according to the load. A programmable resistor is placed at the output of the module for parallel connection of the module, and the voltage is regulated by adjusting the variable resistor. A system controlled in this way was found to exhibit an efficiency improvement of about 32%. 본 연구는 부하의 크기에 따라 출력전압이 변환 가능한 모듈형 컨버터 설계에 관한 것이다. 컨버터는 부하의 크기에 따라 효율이 결정되며 낮은 부하에 대해서는 일반적으로 효율이 낮다. 따라서 대용량의 컨버터를 제작하는 것보다는 소용량의 모듈형 컨버터를 제작하여 부하의 크기에 따라 컨버터 모듈의 병렬결선을 통해 시스템의 용량을 결정하는 것이 효율적인 측면에서 유리할 것이다. 이를 위해 본 연구에서는 부하에 따라 모듈의 수를 조절 가능하도록 설계된 모듈형 DC/DC 컨버터를 소개할 것이다. 모듈의 병렬결선을 위해 출력단에는 프로그램 가능한 저항을 배치하고 이 가변저항을 조절하여 전압의 크기를 조절 가능하게 하였다. 이와 같은 방식으로 제어되는 시스템은 경부하의 경우에 약 32% 가량의 효율 개선을 나타내는 것으로 확인되었다.

EEPROM에 대한 고속의 아날로그신호 프로그래밍 기법

채용웅 啓明大學校 産業技術硏究所 1998 産業技術硏究所 論文報告集 Vol.21 No.2

This paper propose a method to reduce elapsed time for storing analog signal into an EEPROM device. The programming time reduction is achieved by elliminating the read cycle which has been inevitable in the conventional EEPROM programming. A LUT located between a comparator and EEPROM enables us to estimate the amounts of charges inside the floating gate of the EEPROM device. Then, the programming operation will end up with the information. This method is expected to reduce the elapsed time for programming up to 50%.

승자전취 메커니즘 방식의 아날로그 연상메모리

채용웅,Chai, Yong-Yoong 한국전자통신학회 2013 한국전자통신학회 논문지 Vol.8 No.1

We have developed an analog associative memory implemented with an analog array which has linear writing and erasing characteristics. The associative memory adopts a winner-take-all strategy. The operation for reading in the memory is executed with an absolute differencing circuit and a winner-take-all (WTA) circuit suitable for a nearest-match function of a content-addressable memory. We also present a system architecture that enables highly-paralleled fast writing and quick readout as well as high integration density. A multiple memory cell configuration is also presented for achieving higher integration density, quick readout, and fast writing. The system technology presented here is ideal for a real time recognition system. We simulate the function of the mechanism by menas of Hspice with $1.2{\mu}$ double poly CMOS parameters of MOSIS fabrication process. 선형적인 읽기와 쓰기 특성을 가지고 있는 승자전취메커니즘 방식의 아날로그 메모리를 구현하였다. 메모리의 읽기 동작은 연상메모리의 최적 함수 선택을 위하여 절대값 회로와 승자전취메커니즘 회로가 이용된다. 본 연구에서는 병렬의 고속 쓰기와 읽기 동작뿐만 아니라 고집적을 가능하게 하는 시스템 구성이 실현된다. 복수의 메모리 셀의 구현이 더 높은 집적도와 고속의 쓰기 읽기를 위하여 구현된다. 실시간 인식을 위하여 본 연구에서 사용된 함수는 이상적이며 메커니즘의 시뮬레이션을 위하여 MOSIS의 $1.2{\mu}$ 더블폴리 CMOS 공정 파라미터를 사용하였다.