블라인드 결정 궤환 등화기를 위한 다중 계수 알고리즘

김정수,정정화,Kim, Jung-Su,Chong, Jong-Wha 대한전자공학회 2002 電子工學會論文誌-SP (Signal processing) Vol.39 No.6

본 논문은 케이블 채널 등화에 이용 가능한 빠른 수렴 특성을 갖는 블라인드 결정 궤환 등화기를 제안한다. 전방향 및 궤환 필터로 구성되는 기존의 블라인드 결정 궤환 등화기는 에러 전파 문제를 피하기 위해 전방향 필터 계수가 충분히 수렴된 후, 궤환 필터 계수가 갱신되므로 정상 상태에 수렴하는데 많은 훈련시간이 걸리는 단점을 갖는다. 이런 단점을 극복하기 위해 제안된 등화기는 수신신호와 입력신호의 통계적 특성을 나타내는 대표값 사이의 최소 거리를 이용하는 새로운 비용함수를 전방향 필터에 적용하였다. 또한 계수 갱신에 이용되는 LMS 알고리즘의 수렴 상수를 등화기 출력에 따라 적응적으로 변화시킴으로써 궤환 필터의 수렴 속도를 향상시켰다. 제안된 등화기의 성능을 공인된 케이블 채널 환경하에서 모의실험 하였다. 그 결과, 제안된 등화기는 기존의 블라인드 등화기보다 빠른 수렴속도를 보였으며, SER 성능 비교에서도 기존의 블라인드 등화기보다 더 나은 결과를 나타내었다. 제안된 등화 기술을 유무선 멀티미디어 전송환경, 8-VSB 혹은 64-QAM 방식을 이용하는 지상파 HDTV 등에 적용하는 것을 기대할 수 있다. A new multi constant modulus algorithm (MCMA) for a blind decision feedback equalizer is proposed. In order to avoid the error propagation problem in the conventional DFE structure, Feed-Back Filter coefficients are updated only after Feed-Forward Filter coefficients are sufficiently converged to the steady state. Therefore, it has the problem of slow convergence speed characteristics. To overcome this drawback, the proposed MCMA algorithm uses not only new cost function considering the minimum distance between the received signal and the representative value containing the statistical characteristics of the transmitted signal, but also adaptive step-size according to the equalizer outputs to fast convergence speed of FBF. Simulations were carried out under the certified communication channel environment to evaluate a performance of the proposed equalizer. The simulation results show that the proposed equalizer has an improved convergence and SER performance compared with previous methods. The proposed techniques offer the possibility of practical equalization for cable modem and terrestrial HDTV broadcast (using 8-VSB or 64-QAM) applications.

설계 초기 단계에서 전력/클록 네트워크를 고려한 라우팅 밀집도 예측 방법론

안병규,정정화,Ahn, Byung-Gyu,Chong, Jong-Wha 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.1

본 논문은 설계 흐름의 초기 단계에서 SoC의 라우팅 밀집도를 빠르고 정확하게 예측하는 방법론을 제안한다. 라우팅 과정에서 발생하는 과도한 밀집 현상은 라우팅 실패를 야기하고, 물리 설계를 처음부터 다시하게 되는 불필요한 시간을 소모하게 한다. 설계 초기단계에서 라우팅 밀집도를 정확하게 예측하는 것은 성공적인 물리 설계를 이끌어 내며, 전체 설계 시간에 소모되는 비용을 최소화시킨다. 제안된 방법은 블록 수준 플로어플랜 단계에서 블록 간/블록 내부 인터커넥트, 가상으로 합성된 파워/클록 네트워크를 사용해서 정교한 라우팅 밀집도를 예측한다. This paper proposes the methodology to estimate the routing congestion of modern IC quickly and accurately at the early stage of the design flow. The occurrence of over-congestion in the routing process causes routing failure which then takes unnecessary time to re-design the physical design from the beginning. The precise estimation of routing congestion at the early design stage leads to a successful physical design that minimizes over-congestion which in turn reduces the total design time cost. The proposed estimation method at the block-level floorplan stage measures accurate routing congestion by using the analyzed virtual interconnections of inter/intra blocks, synthesized virtual power/ground and clock networks.

리프팅 스킴의 2차원 이산 웨이브릿 변환 하드웨어 구현을 위한 고속 프로세서 구조 및 2차원 데이터 스케줄링 방법

김종욱,정정화,Kim Jong Woog,Chong Jong Wha 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.4

본 논문에서는 리프팅 스킴의 2차원 고속 웨이블릿 변환에서 2차원 처리 속도를 향상시키고, 내부 메모리 사이즈를 감소시키는 병렬 처리 하드웨어 구조를 제안한다. 기존의 리프팅 스킴을 이용한 병력 처리 2차원 웨이블릿 변환 구조는 행 방향의 예측, 보상 연산 모듈과 열 방향의 예측 보상 연산 모듈로 구성되며, 2차원 웨이블릿에서 역 방향 변환을 위해서는 행 방향의 결과가 나와야 하고, 열 방향 연산을 위한 데이터가 연속적으로 발생하는 것이 아니라 행 방향의 샘플 데이터 수만큼의 시차를 갖고 발생함으로 내부 버퍼를 사용하고 있다. 이에 제안하는 구조에서는 행 방향 연간에 있어서 짝수 행과 홀수 행을 동시에 할 수 있도록 하드웨어 구조와 데이터 흐름을 구성하여 속도를 향상시키고, 열 방향 연산의 시작 지연 시간을 단축 시켰다. 그리고, 행 방향 처리 결과를 버퍼에 저장하지 않고 열 방향 연산의 입력으로 사용할 수 있도록 열 방향 처리 모듈을 개선하였다. 제안하는 구조는 입력 데이터를 4개의 분한 셋으로 분할하여 기존의 2개의 입력 데이터를 동시에 처리하는 방식에서 4개의 입력 데이터를 동시에 받아 처리 할 수 있도록 데이터의 흐름과 각 모듈의 연산 제어를 구성하였다. 그 결과 행 방향연산 속도를 향상시키고, 열 방향 연산 수행의 지연을 줄여 내부 버퍼 메모리를 절반으로 줄일 수 있었다. 제안하는 데이터흐름과 하드웨어 구조를 이용하여 VHDL을 이용하여 설계한 결과 기존의 $N^2/2+\alpha$의 전체 처리 시간을 $N^2/4+\beta$로 줄이는 결과를 얻었고, 내부 메모리 역시 기존의 방법에 비해 최대 $50\%$까지 줄이는 결과를 얻을 수 있었다.이 길었다. D, F 2개 시험구의 부화된 계통수는 각 48계통, 29계통으로 전체 조사계통의 15.6%, 9.4%를 차지하였다. D, F시험구의 평균부화비율은 각 54.5%, 71.6%였으며 평균사란비율은 각 33.0%, 25.0%였다 이상의 시험 결과를 보면 D, F 두 시험구 모두 최청사란비율이 일반계통보다 높게 나타나 월년잠종의 2년간 냉장보존을 위해서는 최청사란비율에 직접적으로 작용하는 최청 조건의 재검토가 우선적으로 필요함을 알 수 있었다.L)보다 높았다. 특히, 0.5 mM의 salicylic acid를 처리한 경우는 control에 비해 1.74배로 증가하였다. Methyl jasmonate 100 mM을 배양 6일째 첨가했을 때의 세포생장 변화를 보면, 첨가 후 2일이 지나면서부터 세포의 양이 크게 감소하기 시작하여 첨가 4일 후부터는 변화가 없었다. 따라서 methyl jasmonate를 처리 후 4일이 지나면 세포가 모두 죽는다는 것을 알 수 있었다. Methyl jasmonate 100 mM을 첨가한 후 4일째에 수확한 세포로부터 나온 oleanolic acid의 앙은 5.3 mg/L로 매우 적었다. 반면에 첨가 후 2일째에 수확한 세포로부터 나온 양은 94.1 mg/L로 control (43.4 mg/L)에 비해 2.17배로 증가되었다.재래시장과 백화점에서 시판되고 있는 계란 총 446개에 대해서도 동일한 절차와 방법으로 조사하였던바, 재래시장에서 구입했던 계란의 난각부분(Egg-shell)에서만 가금티푸스(fowl Typhoid)의 병원체인 S. gallinarum이 1주$(0.2\%)$만이 분리되었고, 기타 세균으로서는 대장균군이 역시 난각에서 가장 높은 빈도로 분리되었고, In this paper, we proposed a parallel fast 2-D discrete wavelet transform hardware architecture based on lifting scheme. The proposed architecture improved the 2-D processing speed, and reduced internal memory buffer size. The previous lifting scheme based parallel 2-D wavelet transform architectures were consisted with row direction and column direction modules, which were pair of prediction and update filter module. In 2-D wavelet transform, column direction processing used the row direction results, which were not generated in column direction order but in row direction order, so most hardware architecture need internal buffer memory. The proposed architecture focused on the reducing of the internal memory buffer size and the total calculation time. Reducing the total calculation time, we proposed a 4-way data flow scheduling and memory based parallel hardware architecture. The 4-way data flow scheduling can increase the row direction parallel performance, and reduced the initial latency of starting of the row direction calculation. In this hardware architecture, the internal buffer memory didn't used to store the results of the row direction calculation, while it contained intermediate values of column direction calculation. This method is very effective in column direction processing, because the input data of column direction were not generated in column direction order The proposed architecture was implemented with VHDL and Altera Stratix device. The implementation results showed overall calculation time reduced from $N^2/2+\alpha$ to $N^2/4+\beta$, and internal buffer memory size reduced by around $50\%$ of previous works.

전송율제어를 갖는 프랙탈 비디오 코딩

서기범,정정화,Suh, Kim-Bum,Chong, Jong-Wha 대한전자공학회 2000 電子工學會論文誌-SP (Signal processing) Vol.37 No.3

본 논문에서는 프랙탈 기반의 전송율 제어 가능을 갖는 동영상 압축 시스템을 제안한다. 기존의 프랙탈 압축방법의 부호화비트량 과다라는 단점을 극북하기위해, 제안하는 시스템은 이미지를 배경, 움직임 보상 및 프랙탈 코딩의 3가지로 분류하여 부호화 하였다. 부호화 되는 코드의 양을 줄이기 위하여 움직임 보상부의 움직임 벡터값은 가변길이 코드를 사용하고 프랙탈 변이값(offset)은 이전 프레임으로부터의 예측값과 최소 자승 근사화(least-square approximation)법으로 구한 값의 차값(difference)을 가변 길이 코드로 부호화하였다. 전송율 제어를 위해 현재의 비트 발생량과 밴드폭을 고려해서 화연 분할 문턱값(threshold)을 결정하는 알고리듬을 적용하였다. 전체 시스템의 실험 결과 동일한 화질에서 기존의 시스템에 비해 압축율이 18배이상 향상됨을 확인하였고, 전송율이 결정되어 있을 때의 전송율 제어가 이루어짐을 확인하였다. This paper proposes a novel video coding system with rate control based on fractal algorithm To overcome the demerits of excessive amounts of coded bit generated by previous fractal coding methodology. the proposed system classifies the Image into three classes such as background, motion compensation, and fractal coding area. The motion vector for motion compensation, and the fractal offset value that is difference value between the predicted offset and the least-square approximated value are coded with variable length code The decision method which determines threshold value of partitioning quadtree is applied to the bit-rate control algorithm considering the quantity of currently generated bits and fixed channel bandwidth Experimental result shows that the proposed system enhances compression ratio 1.8 times higher than previous method for the same image quality, and performs efficient rate control for fixed channel bandwidth.

Fractal 압축방법을 위한 DCT 계수를 사용한 도메인 탐색 방법

서기범,정정화,Suh, Ki-Bum,Chong, Jong-Wha 대한전자공학회 2000 電子工學會論文誌-SP (Signal processing) Vol.37 No.2

This paper proposes a fractal compression method using the domain classification and local searching, which utilize DCT coefficient characteristic Generally, the fractal Image encoding method has a time consuming process to search a domain to be matched with range block In order to reduce computation complexity, the domain and range regions are respectively classified into 4 category by using the characteristics of DCT coefficients and each range region is encoded by a method suitable for the property of its category Since the bit amount of the compressed image depends on the number of range blocks, the matching of domain block and range block is induced on the large range block by using local search, so that compression ratio is increased by reducing the number of range block In the local search, the searching complexity is reduced by determining the direction and distance of searching using the characteristics of DCT coefficients The experimental results shows that the proposed algorithm have 1 dB higher PSNR and 0 806 higher compression ratio than previous algorithm. 본 논문에서는 DCT 계수특성을 이용한 도메인 분류방법과 부분 탐색방법을 사용한 프랙탈 압축방법을 제안한다 일반적으로 프랙탈 영상 부호화 방법은 레인지 블록과 매칭되는 도메인을 탐색하는데 많은 시간이 걸리는 문제점을 갖는다 이를 해결하기위해 DCT계수 특성을 이용하여 4가지 영역으로 분류하여 탐색을 함으로서 시간복잡도를 해결하고, 분류된 특성에 따라 적합한 부호화 과정을 수행한다 프랙탈 영상의 압축율은 레인지 블록의 개수에 의해 결정되므로, 도메인 영역의 데이터와 레인지 영역의 데이터 매칭을 부분 탐색 과정을 통해 큰 레인지 영역에서 수행되게 유도함으로써 영상의 압축율을 높일 수 있었다 이때 DCT계수의 특성을 이용해 부분 탐색의 방향과 거리를 결정하므로써 부분 탐색의 시간 복잡도를 줄였다 제안한 알고리듬을 실제 영상에 적용하여 실험한 결과, 기존 알고리듬의 결과에 비하여 화질은 1 dB, 압축율은 0 806 이상의 향상된 결과를 얻었다.

W-CDMA 응용을 위한 전력과 면적에 효율적인 1:4 보간 저역통과 여파기 설계

유근장,정정화,Ryoo, Keun-Jang,Chong, Jong-Wha 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.10

본 논문은 분할된 look up table(LUT) 구조를 갖는 전력 소모 및 면적에 효율적인 보간 저역통과 여파기의 설계에 관한 것이다. 제안한 보간 여파기는 계수 대칭성과 LUT 데이터들이 대칭성을 이용하여 면적이 최소화된다. 최소의 면적으로 위상에 따라 분할된 LUT는 두개의 여파기가 공유하고 선택적으로 활성화됨으로써 저 전력 동작을 수행한다. 제안된 여파기는 5.0V 0.6${\mu}m$ CMOS 공정으로 설계되었으며 전력 소모 시뮬레이션은 Powermill을 사용하여 수행하였다. 기존에 제안된 여파기들과의 비교 실험 결과를 통하여 제안한 필터의 전력 소모는 26% 감소하였고 게이트 면적은 5% 감소하였음을 보인다. This paper presents the design and simulation of a power and area efficient interpolation FIR filter with partitioned look up table (LUT) structure. Using the symmetry of the filters coefficients and the contents of the LUT, the area of the proposed filter is minimized. The two filters share the partitioned LUT and activate the LUT selectively to realize the low power operation. The proposed filter has been designed in a 5.0 Volts 0.6${\mu}m$ CMOS technology. Power consumption results have been obtained from Powermill simulations. Experimental results suggest that the proposed filter reduces both the power consumption by 28% and simultaneously the gate area by 5% simultaneously compared to the previously proposed filters.

Poly-jog을 사용한 그리디 스위치박스 배선기

이철동,정정화,Lee, Chul-Dong,Chong, Jong-Wha 대한전자공학회 1989 전자공학회논문지 Vol. No.

본 논문에서 제안하는 switch-box 배선기는 greedy poly-jog 배선기와 via 최소화기로 나누어진다. Greedy poly-jog 배선기는 Luk의 greedy swich-box 배선 알고리듬을 기본으로 하며, 수평track에 metal을 수직track에 poly-silicon을 배선하는 제한을 완화하여 필요한 경우에는 수평 track에 poly-silicon을 배선함으로써 배선영역의 수평track을 증가시키지 않고 배선할 수 있다. Via 최소화기는 배선된 wire의 각 corner를 펴거나 wire 선분을 평행이동하거나 metal을 poly-silicon 및 poly-silicon을 metal로 바꿈으로써 via와 배선길이를 줄이는 과정을 수행한다. 본 배선기는 column 방향으로 배선영역을 scan함으로써 배선을 완료하며, 시간복잡도는 O(M(N+ Nnet)) 이다. 여기서, M, N, Nnet은 각각 배선 column의 수, 배선 row의 수, net의 수이다. This paper proposes an efficient switch-box router which consists of two parts ; greedy poly-jog router and via minimizer. The greedy switch-box router of Luk, routes not only metal wires at horizontal tracks and poly-silicon wires at vertical tracks but also poly-siliocon wires ar horizontal tracks if necessary. The via minimizer reduces the number of vias and the wire length by fipping of each corner, parallel moving of wire segment, transformation metal into poly-silicon, and transformation poly-silicon into metal. The result is generated through the column-wise scan across the routing region. The expected time complexity is O(M(Nnet)). Where M, N, and Nnet are respectively the number of columns, rows, and nets in the routing region.

초박막의 $N_2O$ 어닐링한 터널링 산화막을 갖는 Flash Memory Cell의 SILC 특성 및 성능

손종형,정정화,Son, Jong-Hyoung,Chong, Jong-Wha 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.10

본 논문은 두께가 각각 다른 습식 산호막의 정전류 스트레스에 따른 SILC를 측정하여 SILC의 전도 mechanism 및 발생원인을 조사하였다. $N_2O$ 어닐링한 산화막의 SILC 특성도 조사하였다. 또한, 60A 두께의 $N_2O$ 어닐링한 터널링 산호막을 갖는 ,flash memory cell을 $0.25{\mu}m$ 설계규칙에 따라 제작하여 그 특성을 측정하였다. 그 결과, SILC의 발생 원인은 전기적 스트레스 인가에 따른 산호막내에 생성된 트랩 때문이며, SILC의 전도 mechanism은 전기장 세기가 8MV/cm 이하일 때 산호막 트랩을 경유한 modified F-N 터널링이 8MV/cm 이상일 때 전형적인 F-N터널링이 주도적임을 알 수 있었다. 60A의 $N_2O$ 어닐링한 산화막은 SILC에 대한 내성 측면에서 큰 개선 효과가 있음을 알 수 있었다. 또한 이 막을 flash memory cell의 터널링 산호막으로 이용할 경우, $10^6$회의 endurance와 10년 이상의 드레인 disturb가 보장되고 8V-프로그래밍이 가능한 특성을 얻을 수 있었다. In this paper, we have studies the transport mechanism and origin of SILC for the various thickness of wet oxide. Also, SILC characteristics of $N_2O$ annealed oxide was included in this study. We made the flash memory cell with $N_2O$ annealed oxide of 60Athick under $0.25{\mu}m$ design rule, and measured the characteristics of the cell. As a result, we have found that the origin of SILC is due to the trap formed inside of the oxide layer by electrical stress. And we reached the conclusion that the transport mechanism of SILC is ruled by the modified F-N tunneling if the electric field is lower than 8MV/cm or typical F-N tunneling if the electric field is higher than 8MV/cm. We could also confirm the fact that $N_2O$ annealed oxide of 60Athick have an improved resistance effect against SILC. In case that we apply $N_2O$ annealed oxide of 60Athick to the flash memory, we could confirm $10^6$ times endurance and more than 10 years drain disturb, and could get 8V programmable flash memory characteristics.

Discontinuity 특성을 줄이기 위한 블럭 기반 움직임 추정 알고리즘

배황식,정정화,Bae, Hwang-Sik,Chong, Jong-Wha 한국전기전자학회 2002 전기전자학회논문지 Vol.6 No.1

본 논문은 블럭 기반 움직임 추정 알고리듬들에서 나타나기 쉬운 불연속성(discontinuity)을 줄이기 위한 알고리듬을 제안한다. 제안된 알고리듬은 정합 과정 중, 한 블럭에 대한 부분 SAD 값을 이용하여 쉽고 간단하게 불연속성 특성을 갖는 블럭을 찾아낼 수 있으며, 이러한 블럭들에 대해서만 부분 블럭에 대한 움직임 벡터를 추가 생성해낸다. 제안된 알고리듬은 기존의 여러 대표적인 움직임 추정 알고리듬들과의 성능 비교를 통하여, 일반 블럭에 대해서는 다른 알고리듬과 대등한 연산량을 나타내며, 불연속성을 갖는 블럭에 대해서는 화질의 개선을 보여 주었다. In this paper, we propose a motion estimation algorithm for the discontinuity blocks. The algorithm uses sub-SAD value (i.e. the sum of absolute difference for a quarter of a block) to identify the discontinuity region, and produces additional motion vectors for these sub-blocks if necessary. We show with experimental results that, in comparison with some conventional motion estimation algorithms, the proposed algorithm achieves quality enhancement for the sequences with discontinuity blocks, and also shows the same computational quantity as to normal algorithms for sequences with less discontinuity.

대역확산 시스템용 병렬 상관기를 위한 저 전력 누적기 설계

류근장,정정화,Ryoo, Keun-Jang,Chong, Jong-Wha 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.12

In a typical spread spectrum system, parallel correlator occupies a large fraction of power consumption because of the large number of accumulators in the system. In this paper, a novel accumulator is proposed that can reduce the power consumption in the parallel correlator. The proposed accumulator counts the numbers of 1 of the incoming input data. The counted values are weighted and added together to obtain the final correlation value only at the end of the accumulation. The proposed accumulator has been designed and simulated by CADENCE Verilog-XL and synthesized by SYNOPSYS Design Compiler with $0.6{\mu}m$ standard cell library. Power consumption results have been obtained from EPIC PowerMill simulations. Simulation results are very encouraging. First, the power dissipation is reduced by 22% and the maximum operating frequency is increased by 323%. In addition, the parallel correlator using the proposed accumulators consumed less power than the conventional active parallel correlators by 22%, and less power than the conventional passive correlator by 43%. 일반적으로 병렬 상관기 (correlator)는 대역확산 시스템의 전체 전력소모 중 많은 부분을 차지하며, 그의 주요 원인은 다수의 누적기에서 발생하는 전력소모에 기인한다. 본 논문에서는 이러한 병렬 상관기에 적합한 저 전력 소모 누적기를 제안한다. 제안된 누적기는 입력되는 데이터 값의 1의 개수를 비트별로 카운트하고 누적 완료 시에만 카운터 값들에 웨이트를 부가하여 가산함으로써 저 전력 동작을 구현한다. 제안된 누적기는 Cadence사의 Verilog-XL로 설계되고, 0.6u의 Standard Cell Library를 사용하여 Synopsys사의 Design Compiler로 로직 합성이 수행되었다. 시스템의 전력 시뮬레이션은 Apic사의 Powermill을 사용하였다. 시뮬레이션 결과, 제안된 누적기의 전력 소모는 기존의 누적기보다 22%까지 감소되었으며, 또한 최대 동작 주파수는 323%까지 향상되었다. 제안된 누적기로 구성된 병렬 상관기의 전력소모는 기존의 누적기를 사용한 병렬 상관기에 비교해서 22% 감소하였고, 기존의 수동병렬 상관기에 비교해서 43% 감소하였다.