인터페이스를 사용한 역학적 운동의 학습효과에 관한 연구 - 중학생을 중심으로 -

정강민 한국교원대학교 과학교육연구소 1993 청람과학교육연구논총 Vol.3 No.1

10-비트 200MS/s CMOS 병렬 파이프라인 아날로그/디지털 변환기의 설계

정강민 한국정보처리학회 2004 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.11 No.2

This paper introduces the design of parallel pipeline high-speed analog-to-digital converter(ADC) for the high-resolution video applications which require very precise sampling. The overall architecture of the ADC consists of 4-channel parallel time-interleaved 10-bit pipeline ADC structure allowing 200MSample/s sampling speed which corresponds to 4-times improvement in sampling speed per channel. Key building blocks are composed of the front-end sample-and-hold amplifier(SHA), the dynamic comparator and the 2-stage full differential operational amplifier. The 1-bit DAC, comparator and gain-2 amplifier are used internally in each stage and they were integrated into single switched capacitor architecture allowing high speed operation as well as low power consumption. In this work, the gain of operational amplifier was enhanced significantly using negative resistance element. In the ADC, a delay line is designed for each stage using D-flip flops to align the bit signals and minimize the timing error in the conversion. The converter has the power dissipation of 280mW at 3.3V power supply. Measured performance includes DNL and INL of + 0.7 / - 0.6LSB, + 0.9 / - 0.3LSB. 본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병렬 time-interleave로 구성한 구조로서 이 구조에서 채널당 샘플링 속도의 4 배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리를 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 본 변환기는 3.3V 공급전압에서 280mW의 전력소비를 갖고 DNL과 INL은 각각 + 0.7 /- 0.6LSB, + 0.9 / - 0.3LSB이다.

딥러닝을 적용한 실시간 말벌 인식 시스템

정강민,정민소,김상민 제어로봇시스템학회 2022 제어로봇시스템학회 국내학술대회 논문집 Vol.2022 No.6

AlGaN/GaN HEMT의 분극 현상에 대한 3D 시뮬레이션

정강민,김수진,김재무,김태근 한국진공학회 2009 한국진공학회 학술발표회초록집 Vol.37 No.-

A Gain Enhancing Scheme for Op-Amp in High Performance AIPS Using Negative Resistance Element

정강민,김성묵,Chung Kang-Min,Kim Sung-Mook Korea Information Processing Society 2005 정보처리학회논문지 A Vol.12 No.6

고성능 VLSI 아날로그 정보처리시스템(AIPS)에서 고 이득 Op-Amp는 기본적 정보처리소자이다. 증폭기는 시스템 내 피드백루프에 사용시 안정도와 정확도를 얻기 위하여 고 이득이 요구된다. 1단의 증폭으로 이득이 충분하지 않을 경우 이득 부스팅 또는 추가적인 이득단이 필요하다. 본 논문에서 부 저항소자를 사용할 경우 이득이 개선되며 1단으로 고 이득을 손쉽게 얻을 수 있음을 보였다. 기존의 방법에 비교하여 본 연구에 제안된 방법은 전 출력 스윙, 적은 회로면적과 전력소비, 그리고 여러 구조의 증폭기에 적용가능 하다는 잇점을 지니고 있다. 부 저항소자는 Op-Amp에 사용될 경우 (+)와 (-) 차동출력 사이에 설치되어 증폭기 출력저항을 상쇄한다. 부 저항소자를 교차 연결된 CMOS 인버터의 형태로 구현할 경우 간단한 구조로서 40 dB 보다 더 큰 이득개선을 손쉽게 얻을 수 있음을 HSPICE 시뮬레이션을 통하여 확인하였다. In the high performance Analog Information Processing Systems(AIPS), gain boosting or additional gain stage is required when the gain is not sufficient with one stage amplification. This work shows that high gain is neatly obtained by enhancing the gain using the negative resistance element. Compared to the conventional techniques, the proposed scheme enjoys full output swing, small circuit area and power consumption, and the applications to various configurations of amplifiers. The negative resistance element is placed between the differential output nodes when used in the Op-Amp. The HSPICE simulation indicates that enhancement of more than 40 dB is readily obtained in this simple configuration when the negative resistance element is implemented in the form of cross-coupled CMOS inverters.

10-비트 200MS/s CMOS 병렬 파이프라인 아날로그/디지털 변환기의 설계

정강민,Chung, Kang-Min 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다. This paper introduces the design or parallel Pipeline high-speed analog-to-digital converter(ADC) for the high-resolution video applications which require very precise sampling. The overall architecture of the ADC consists of 4-channel parallel time-interleaved 10-bit pipeline ADC structure a]lowing 200MSample/s sampling speed which corresponds to 4-times improvement in sampling speed per channel. Key building blocks are composed of the front-end sample-and-hold amplifier(SHA), the dynamic comparator and the 2-stage full differential operational amplifier. The 1-bit DAC, comparator and gain-2 amplifier are used internally in each stage and they were integrated into single switched capacitor architecture allowing high speed operation as well as low power consumption. In this work, the gain of operational amplifier was enhanced significantly using negative resistance element. In the ADC, a delay line Is designed for each stage using D-flip flops to align the bit signals and minimize the timing error in the conversion. The converter has the power dissipation of 280㎽ at 3.3V power supply. Measured performance includes DNL and INL of +0.7/-0.6LSB, +0.9/-0.3LSB.

트렌치 구조의 소스와 드레인 구조를 갖는 AlGaN/GaN HEMT의 DC 출력특성 전산모사

정강민,이영수,김수진,김동호,김재무,최홍구,한철구,김태근,Jung, Kang-Min,Lee, Young-Soo,Kim, Su-Jin,Kim, Dong-Ho,Kim, Jae-Moo,Choi, Hong-Goo,Hahn, Cheol-Koo,Kim, Tae-Geun 한국전기전자재료학회 2008 전기전자재료학회논문지 Vol.21 No.10

We present simulation results on DC characteristics of AlGaN/GaN HEMTs having trench shaped source/drain Ohmic electrodes. In order to reduce the contact resistance in the source and drain region of the conventional AlGaN/GaN HEMTs and thereby to increase their DC output power, we applied narrow-shaped-trench electrode schemes whose size varies from $0.5{\mu}m$ to $1{\mu}m$ to the standard AlGaN/GaN HEMT structure. As a result, we found that the drain current was increased by 13 % at the same gate bias condition and the transconductance (gm) was improved by 11 % for the proposed AlGaN/GaN HEMT, compared with those of the conventional AlGaN/GaN HEMTs.

MNSAO技法을 利用한 無乘算器디지털 필터의 設計

정강민,정현 成均館大學校 科學技術硏究所 1997 論文集 Vol.48 No.1

In this paper, we introduce a new method of replacing multipliers by adders(subtractors). By using the new MNSAO method, we could reduce the number of adders by an average of 1 or 2 per tab compared to the widely used CSD method in reducing the size of the digital filter. Also by replacing multipliers by adders(subtractors) we could reduce the delay time caused by the multiplier. In the current trend of fast and small size digital circuits, the new MNSAO method can provide us a new way of designing small and fast digital filters.

고성능 AIPS 내의 연산증폭기에 대하여 부저항소자를 사용한 이득개선방법

정강민,김성묵 한국정보처리학회 2005 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.12 No.7

In the high performance Analog Information Processing Systems(AIPS), gain boosting or additional gain stage is required when the gain is not sufficient with one stage amplification. This work shows that high gain is neatly obtained by enhancing the gain using the negative resistance element. Compared to the conventional techniques, the proposed scheme enjoys full output swing, small circuit area and power consumption, and the applications to various configurations of amplifiers. The negative resistance element is placed between the differential output nodes when used in the Op-Amp. The HSPICE simulation indicates that enhancement of more than 40 dB is readily obtained in this simple configuration when the negative resistance element is implemented in the form of cross-coupled CMOS inverters. 고성능 VLSI 아날로그 정보처리시스템(AIPS)에서 고이득 Op-Amp는 기본적 정보처리소자이다. 증폭기는 시스템내 피드백루프에 사용시 안정도와 정확도를 얻기 위하여 고이득이 요구된다. 1단의 증폭으로 이득이 충분하지 않을 경우 이득 부스팅 또는 추가적인 이득단이 필요하다. 본 논문에서 부저항소자를 사용할 경우 이득이 개선되며 1단으로 고이득을 손쉽게 얻을 수 있음을 보였다. 기존의 방법에 비교하여 본 연구에 제안된 방법은 전출력 스윙, 적은 회로면적과 전력소비, 그리고 여러 구조의 증폭기에 적용가능하다는 잇점을 지니고 있다. 부저항소자는 Op-Amp에 사용될 경우 (+)와 (-) 차동출력 사이에 설치되어 증폭기 출력저항을 상쇄한다. 부저항소자를 교차연결된 CMOS 인버터의 형태로 구현할 경우 간단한 구조로서 40 dB 보다 더 큰 이득개선을 손쉽게 얻을 수 있음을 HSPICE 시뮬레이션을 통하여 확인하였다.

수필-음악과 나

정강민,Jeong, Gang-Min 한국과학기술단체총연합회 1987 과학과 기술 Vol.20 No.2