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장영조(Jang Young Jo) 한국정보과학회 1996 한국정보과학회 학술발표논문집 Vol.23 No.2A
본 논문에서는 데이터 패스 합성에서의 효율적인 할당 알고리즘에 관하여 기술한다. 제안한 알고리즘은 합성될 전체 시스템의 하드웨어 자원의 비용 예측을 가진 양립 그래프와 휴리스틱한 클릭 분할 해법으로 할당 문제를 모델링하고 기능 유니트, 레지스터 할당을 개별적으로 실행한다. 상호 연결 할당은 두 가지 할당 결과를 반영하여 그리디하게 수행된다. 제안된 알고리즘은 AllBind라는 프로그램으로 구현하였으며 실험 결과에서 전체적인 시스템의 자원 절약을 가져와 near-optimal한 최적해를 보장한다.
Twofish 알고리즘을 이용한 저용량 암호화 Chip의 모듈설계
김영득(Young-Deuk Kim),장영조(Young-Jo Jang) 한국정보과학회 2004 한국정보과학회 학술발표논문집 Vol.31 No.1A
Twofish 알고리즘은 작은 부피의 로직, Triple-DES보다 강력한 암호화 레벨, 암호화 속도 등을 갖추어 모듈 설계 알고리즘으로 선정하였다. Twofish 알고리즘은 bitwired-XOR, Permutation, S-box, MDS, PHT를 걸치는 H함수를 각기 다른 키로 반복 라운드를 함으로써 대상 데이타를 암호화 한다. 64~256bit의 키 크기와 라운딩 횟수를 조정하여 모듈의 부피나 처리속도를 유동성 있게 조절할 수 있는 장점이 있다. 하드웨어 기기와 응용에 사용하기 위하여 VHDL 모듈로 알고리즘을 설계하고 그 동작을 검증하였다. 구현된 회로는 기존의 방법에 비하여 파이프라인 단계를 적용하므로써 약 23%의 속도 향상을 얻을 수 있었다.
리프팅 기반의 고속 정수 웨이블릿 변환의 효율적인 구현 구조
김석준,장영조,Kim, Suc June,Jang, Young Jo 대한임베디드공학회 2012 대한임베디드공학회논문지 Vol.7 No.4
In this paper, we propose an efficient architecture for 2D IWT using an existing 1D IWT. Lifting based IWT is the architecture of which a multiplier is replaced by adders and shift registers. The structure is relatively simple and modular. The proposed architecture to process an image size with 256x256 pixels consists of 16 adders, 8 shift registers, and some memories. By processing two rows at the same time, 2D sub-band coefficients can be calculated immediately after 1D sub-band coefficients have been processed. The architecture is designed so that each image can be inputted consecutively. The number of adders and shift registers is increased by twice comparing the existing architecture, but the memory size and the execution time are decreased by half. The proposed architecture is implemented using Verilog-HDL and simulated using iSim. It is synthesized and demonstrated at ISE for xc5vlx330 in RPS3K board.
프로그램된 FPGA의 비트스트림 데이터로부터 로직추출 알고리즘 구현
정민영(Min-Young Jeong),이재흠(Jae-Heum Lee),장영조(Young-Jo Jang),정은구(Eun-Gu Jung),조경록(Kyoung-Rok Cho) 한국콘텐츠학회 2018 한국콘텐츠학회논문지 Vol.18 No.1
본 논문은 Xilinx FPGA(Field Programmable Gate Array)에 다운로드하는 비트스트림으로부터 FPGA의 리소스 중 하나인 LUT(Look Up Table)로직을 재합성하는 방법을 제안한다. 비트스트림과 디바이스 구조는 밀접한 관계가 있기 때문에, 비트스트림을 분석하기 위해서 FPGA디바이스 구조를 분석해야 한다. 동일한 네트리스트를 사용하여 여러 가지 로직을 합성하거나, 위치를 변경하면서 로직을 합성하는 등 다양한 상황, 여러 입력 변수에 대한 비트스트림과 FPGA 디바이스 구조를 비교분석해 비트스트림 구조를 파악한다. 분석된 비트스트림 구조와 다양한 논리함수의 비트스트림을 바탕으로 하나의 LUT에 대한 진리표를 구성하고, 구성된 LUT의 진리표와 제안한 알고리즘을 기반으로 LUT의 로직을 재합성 한다. 제안한 알고리즘은 LUT에 로직을 구현할 때 사용되는 입력 핀과 출력 핀을 결정할 수 있으며, FPGA에 다운로드 되는 비트스트림으로부터 게이트 레벨의 로직회로를 얻을 수 있었다. This paper presents a method to resynthesize logic of a programmed FPGA from a bitstream file that is a downloaded file for Xilinx FPGA (Field Programmable Gate Array). It focuses on reconfiguring the LUT (Look Up Table) logic. The bitstream data is compared and analyzed considering various situations and various input variables such as composing other logics using the same netlist or synthesizing the same logic at various positions to find a structure of the bitstream. Based on the analyzed bitstream, we construct a truth table of the LUT by implementing various logic for one LUT. The proposed algorithm extracts the logic of the LUT based on the truth table of the generated LUT and the bitstream. The algorithm determines the input and output pins used to implement the logic in the LUT. As a result, we extract a gate level logic from a bitstream file for the targeted Xillinx FPGA.
ISP를 위한 효율적인 White Balance 알고리즘
정영식(Jeung Young Sic),최영철(Choi Young Chul),장영조(Jang-Young Jo) 한국정보과학회 2002 한국정보과학회 학술발표논문집 Vol.29 No.2Ⅲ
외부 조명의 밝기나 종류등에 영향으로 CMOS 영상센서에서 출력되는 색상과 원색과 차이가 있다. 이러한 왜곡된 색상을 Red, Green, Blue와 휘도를 이용하여 점차적으로 원래의 색으로 표현 하는 과정이 White Balance이다. 따라서 이러한 과정이 없을 시에는 우리의 눈으로 보는 것과 영상장치를 통해서 모니터에 표시되는 영상의 색상이 차이가 생긴다. 본 논문에서는 WB의 몇 가지 알고리즘을 보이고 비교/분석하여 알고리즘의 장 · 단점을 파악하여 각 상황에 따른 알고리즘의 선택을 제시하였다.
ISP를 위한 효율적인 Color Interpolation 알고리즘
정영식(Jeung Young Sic),방정배(Bang Jeong Bae),장영조(Jang Young Jo) 한국정보과학회 2002 한국정보과학회 학술발표논문집 Vol.29 No.2Ⅲ
영상을 동반한 통신이 일반화되면서 CMOS 이미지센서를 장착한 저렴한 영상장치의 수요가 증대되었다. 하지만 CMOS이미지 센서는 CCD센서에 비해 화질이 좋지 않으므로 이를 개선해주는 전처리단계의 중요성이 더욱 부각되었다. 본 논문에서는 CMOS 이미지 센서에 의해 포획된 동영상을 실시간으로 처리하여 화질을 개선하는 ISP를 구현하고 시뮬레이션하였다. ISP의 여러 단계중 Color Interpolation에 중점을 두어 여러 알고리즘을 보이고 비교/분석하여 각 상황에 맞는 알고리즘을 제시하였다.
척추동물 망막의 신호 전달 경로 시뮬레이터 개발 및 분석
백승범(Seungbum Baek),장영조(Young-Jo Jang),조경록(Kyoungrok Cho) 한국콘텐츠학회 2018 한국콘텐츠학회논문지 Vol.18 No.11
망막은 눈을 통해 입력되는 빛을 수용하여, 이를 전기신호로 변환한 후 뇌의 시각 피질에 전달하는 역할을 수행한다. 망막을 하드웨어로 구현하기 위해서는 망막의 구조와 동작에 대한 이해가 필요하며, 이를 위해 망막의 모델링이 유용할 수 있다. 본 논문에서는 척추동물의 망막을 구성하는 신경세포와 시냅스의 신호 전달 경로를 포함하는 2-D 망막 네트워크 모델을 소개한다. 또한 수치해석을 기반으로 다양한 조건에서 망막 모델을 해석하기 위해 시뮬레이터를 개발하였다. 이를 통해 다양한 세기의 빛이 망막에서 흡수되었을 때, 기존의 연구와 대비하여, 각 세포와 시냅스 노드 단위로 입출력 반응을 정밀하게 검증하여 인공망막 장치 개발에 기여하였다. Retina transforms the external light into electrical signal that stimulates visual cortex of the brain. Electrical modeling of the retina is useful to understand its structure and action that is a prerequisite to implement the retina as a hardware device. This paper introduces a 2-D electrical network model of vertebrate’s retina considering signal pathway of retinal cells and synapses. We implemented a simulator of the retina based on the electrical network model to analyze its operation under various circumstances. Compared to the prior studies, It might contribute designing of artificial retina device in terms of that this study specifically observed input and output reactions of each cell and synapse node under various light intensity on the retina.