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- 저자 : 임용태(Yim Yong Tae) (검색결과 4 건)
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임용태(Yim Yong Tae),강용석(Kang Yong Seok),강성호(Kang Sung Ho) 한국정보처리학회 1997 정보처리학회논문지 Vol.4 No.1
Most of the available path delay fault simulators for scan environments rely on the use of enhanced scan flip-flops and exclusively consider circuits composed of only discrete gates. In this research, a new path delay fault simulation algorithm using new logic values is devised to enlarge the scope to the VLSI circuits which consist of CMOS elements. Based on the proposed algorithm, a high speed path delay fault simulator for standard scan environments is developed. The experimental results show that the new simulator is efficient and accurate.
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다중 보드 접근을 위한 새로운 IEEE 표준 1149.1 Backplane 테스트 확장
임용태(Yim Yong Tae),김현규(Kim Hun Gyu),강성호(Kang Sung Ho) 한국정보처리학회 1998 정보처리학회논문지 Vol.5 No.2
The IEEE standard 1149.1, which was proposed to support to the test of elements within the boards, makes it possible to perform the bard level tests. But the problems of the system testing when the boards are equipped to the system, still remain. To solve theses problems, IEEE standard 1149.1 system backplane test extension was proposed. The traditional IEEE standard 1149.1 backplane test extension controls only one board at a time to shift the test data to the output cell. Therefore, the total test time increases because of the increase of the time required to shift the data. In this paper, we propose new IEEE standard 1149.1 backplane test protocol, in which two boards can be controlled by using a IEEE standard 1149.1 test bus at a time. By introducing the new protocol, the time required for the board tests can be greatly reduced since it is possible to shift the test data by accessing two boards at a time. And the Board Link Unit(BLU) port based on the new protocol can be implemented with the small number of transistors, so it is possible to perform the efficient board tests in system level with the small test costs.
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다중 주사 경로 회로 기판을 위한 내장된 자체 테스트 기법의 연구
김현진,신종철,임용태,강성호,Kim, Hyun-Jin,Shin, Jong-Chul,Yim, Yong-Tae,Kang, Sung-Ho 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.2
The IEEE standard 1149.1, which was proposed to increase the observability and the controllability in I/O pins, makes it possible the board level testing. In the boundary-scan environments, many shift operations are required due to their serial nature. This increases the test application time and the test application costs. To reduce the test application time, the method based on the parallel opereational multiple scan paths was proposed, but this requires the additional I/O pins and the internal wires. Moreover, it is difficult to make the designs in conformity to the IEEE standard 1149.1 since the standard does not support the parallel operation of data shifts on the scan paths. In this paper, the multiple scan path access algorithm which controls two scan paths simultaneously with one test bus is proposed. Based on the new algorithm, the new algorithm, the new board level BIST architecture which has a relatively small area overhead is developed. The new BIST architecture can reduce the test application time since it can shift the test patterns and the test responses of two scan paths at a time. In addition, it can reduce the costs for the test pattern generation and the test response analysis. 인쇄 회로 보드 수준의 테스팅을 위해 제안된 IEEE 표준 1149.1은 보드상의 테스트 지점에 대한 제어용이도와 관측용이도를 향상시켜 보드의 테스트를 용이하게 해준다. 그러나, 경계 주사 환경에서는 테스트 입력과 테스트 결과에 따른 데이터가 하나의 주사 연결에 의해서 직렬로 이동된다. 이는 테스트 적용시간을 증가시키고 따라서 테스트에 드는 비용을 증가시킨다. 테스트에 소모되는 시간을 줄이기 위해 병렬로 다중주사 경로를 구성하는 방법이 제안되었다. 하지만 이는 여분의 입출력 핀과 내선을 필요로 한다. 더구나 IEEE 표준 1149.1은 주사 경로 상에 있는 IC들의 병렬 동작을 지원하지 않기 때문에 표준에 맞게 설계하기가 어렵다. 본 논문에서는 하나의 테스트 버스로 두 개의 주사 경로를 동시에 제안하는 다중 주사 경로 접근 알고리즘에 기초하여 적은 면적 오버헤드를 가지고 빠른 시간 내에 보드를 테스트할 수 있는 새로운 보드수준의 내장된 자체 테스트 구조를 구현하였다. 제안된 내장된 자체 테스트 구조는 두 개의 주사 경로에 대한 테스트 입력과 테스트 결과를 이동시킬 수 있으므로 테스트에 소모되는 시간을 줄일 수 있고 또한 테스트 입력의 생성과 테스트 결과의 분석에 소모되는 비용을 줄일 수 있다.
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