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매립형 파워 레일을 이용한 3nm 이하 표준 셀의 성능 및 전력 평가
이충목,이승환,석준하,김소영 대한전자공학회 2024 전자공학회논문지 Vol.61 No.3
본 논문은 로직 3nm 이하 표준 셀 개발을 위해 BPR(Buried Power Rail) 셀의 특성을 정량적으로 분석하였다. 이를 위해 NSFET의 특성을 반영하는 BSIM-CMG 기반 컴팩트 모델을 구축하고, 정확한 기생 성분을 추출하기 위해 3D numerical field solver를 활용하였다. 분석 결과, 3nm 표준 셀에서 기생 성분이 소자 고유 성분보다 회로 성능에 더 큰 영향을 미치는 것을 확인하였으며, 이로 인해 MOL 영역에서 셀 내 소자들을 상호 연결하는 로컬 인터커넥트의 중요성을 강조한다. 또한, 파워(Power)와 성능(Performance) 분석을 통해 매립형 파워 레일과 Active 컨택(M0)을 연결하는 Via to Buried Power Rail(VBPR)이 성능에 중요한 핵심 디자인 요소임을 확인하였으며, VBPR의 형상에 따른 최적 성능 디자인을 제안하였다. 더불어, 기생 성분 분석을 통해 저항보다 캐패시턴스가 더 큰 영향을 미치는 사실을 밝히고, 그중에서 가장 큰 비중을 차지하는 상호 캐패시턴스 성분을 감소시키기 위해 gate extension scaling의 영향과 barrier-less M0 CD(Critical Dimension)에 따른 성능과 파워 최적화 방안을 제시한다. This paper presents a quantitative characterization of BPR(Buried Rower Rail) cells for the development of logic sub-3nm standard cells. It involves the construction of a compact model based on BSIM-CMG that reflects the characteristics of NSFET and utilizes a 3D numerical field solver for accurate extraction of parasitic components. The analysis shows that in a 3nm standard cell, parasitic components have a greater impact on circuit performance than intrinsic components of the device, which emphasizes the importance of local interconnects to interconnect devices within the cell in the MOL region. The power and performance analysis also shows that the Via to Buried Power Rail (VBPR), which connects the buried power rail to the active contact (M0), is a key design element critical to performance, and suggests an optimal performance design of VBPR. Furthermore, this paper emphasizes that parasitic capacitance has a more substantial influence than resistance by analyzing parasitic components. Consequently, to reduce the primary component of parasitic capacitance, we explore the effects of gate extension scaling and present approaches for performance and power optimization based on the barrier-less M0 CD(Critical Dimension).