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MRM: 상징행렬을 이용한 다단계 리드뮬러회로의 합성 도구
이귀상,창준영 대한전자공학회 1995 전자공학회논문지-A Vol.32 No.10
In this paper, a synthesis tool using matrix operations for designing multi-level Reed Muller circuits is described which has been named as MRM (Multi-level Reed Muller Minimizer). The synthesis method which uses matrix operations has advantages in effectively minimizing chip area, delay optimization and fault detection capability. However, it uses only truth-table type maps for inputs, synthesizing only small circuits. To overcome the weakness, our method accepts two-level description of a logic function. Since the number of cubes in the two-level description is small, the input matrix becomes small and large circuits can be synthesized. To convert two-level representations into multi-level ones, different input patterns are extracted to make a map which can be fed to the matrix operation procedure. Experimental results show better performance than previous methods. The matrix operation method presented in this paper is new to the society of Reed Muller circuits synthesis and provides solid mathematical foundations.
INTERNAL FANOUT - FREE 인 조합논리 회로에서의 결함검출에 관한 연구
이귀상 한국정보과학회 1984 한국정보과학회 학술발표논문집 Vol.11 No.1
본 논문은 internal fanout-free 인 조합논리회로에서의 고착형 다중결함 검출셋트를 발생시키는 간단한 알고리즘을 제시한다. n개의 입력을 갖는 게이트에서의 모든 다중결함을 검출하기 위해서는 최소한 (n+1)개의 테스트가 필요하다. 이러한 개념을 회로 내의 모든 게이트에 적용하여 각각의 게이트를 최종 출력 게이트로 하는 subnetwork의 결함검출셋트를 발생시킴으로써 전체회로의 결함검출셋트를 구한다.
Cellular Architecture FPGA의 합성을 위한 BDD에서의 입력 변수 순서의 결정
이귀상,김미영 대한전자공학회 1996 CAD 및 VLSI 설계연구회지 Vol.5 No.1
In this paper, a method of ordering variable inputs for the synthesis of CA(Cellular architecture)-type FPGA is presented. To employ the cell arrays in CA-type devices, complex terms which can be mapped directly to the cells are generated and summed to produce an output. However, for multi-output functions, many complex terms are needed if the relations between sub-functions are not considered. This paper proposes a method of ordering variable inputs so that the subfunctions are placed compactly in the BDD representations which results in the smaller number of cells in the implementation of the given function. Experimental results are presented to show the efficiency of the proposed method.
이귀상(Gueesang Lee) 한국정보과학회 1993 정보과학회논문지 Vol.20 No.7
본 논문에서는 입력분할에 의한 논리합성도구인 FACTOR에 의해서 생성된 회로의 결함검출에 대하여 고찰한다. 논리합성도구 FACTOR는 부분회로들 사이의 연결선의 수가 최소화되도록 회귀적으로 입력을 분할하여 회로를 생성하므로 전체적으로 부분회로들이 나무구조(tree structure)를 형성한다. 이러한 회로들에 대하여 각각의 고착형 단결함에 대하여 결함검출 방법을 보이되 각각의 부분회로에 해당하는 진리표를 작성하고 이를 이용하여 주어진 결함이 쉽게 검출됨을 보인다. 또한 고착형 단결함 모델을 사용하여 100%결함검출가능함을 보인다. 따라서 다른 방법과 비교할 때, 입력분할에 의한 논리합성방법이 100%결함검출가능한 회로를 생성할 뿐 아니라 결함검출 셋트 발생의 어려움을 매우 손쉽게 논리합성단계에서 해결할 수 있음을 보인다. In this paper, the testability of combinational circuits generated by the logic synthesis tool FACTOR is considered using single stuck-at fault model. FACTOR generates circuits by recursively decomposing the inputs so that the connections between subcircuits become minimal, resulting in tree-type circuits. First, an effective fault detection algorithm is given. Also we show that these circuits are 100% testable, which demonstrates how FACTOR achieves the goal of 100% testability and easy test generation very easily compared to the other methods.