카오스 신경망을 위한 CMOS 혼돈 뉴런의 집적회로 구현 및 특성 해석

송한정,곽계달,Song, Han-Jeong,Gwak, Gye-Dal 대한전자공학회 2000 電子工學會論文誌-CI (Computer and Information) Vol.42 No.6

0.8㎛ 단일 폴리 CMOS 집적회로로 구현된 혼돈 뉴런의 동적 응답 특성을 분석하였다. 구현된 CMOS 혼돈 뉴런의 시그모이드 출력함수와 혼돈 발생회로 블록에 대한 일련의 수식 모델을 구하여 혼돈 뉴런의 동적 응답특성, 즉 뉴런 내부상태의 분기도 및 초기값 의존성을 보여주는 리아프노프 지수와 평균 발화율, 시간 및 주파수 응답 등 다양한 특성들을 수치해석적으로 분석하였다. 뿐만 아니라 4개의 시냅스를 지닌 2개의 혼돈 뉴런으로 이루어진 카오스 신경 회로망을 구성하여 시냅스 가중치에 따른 분기도 변화를 구하고 뉴럴 네트워크에서의 응용 가능성을 확인하였다. 한편 CMOS 집적회로로 구현된 혼돈 뉴런을 ±2.5V 전원, 10㎑의 클럭으로 구동시켜 단일 혼돈 뉴런 및 2개의 뉴런으로 이루어진 카오스 신경망에 대한 여러 동적 응답 특성을 측정하여 수치해석 결과와 비교, 분석하였다. This paper presents an analysis of the dynamical behavor in the chaotic neuron fabricated using 0.8${\mu}{\textrm}{m}$ single poly CMOS technology. An approximated empirical equation models for the sigmoid output function and chaos generative block of the chaotic neuron are extracted from the measurement data. Then the dynamical responses of the chaotic neuron such as biurcation diagram, frequency responses, Lyapunov exponent, and average firing rate are calculated with numerical analysis. In addition, we construct the chaotic neural networks which are composed of two chaotic neurons with four synapses and obtain bifurcation diagram according to synaptic weight variation. And results of experiments in the single chaotic neuron and chaotic neural networks by two neurons with the $\pm$2.5V power supply and sampling clock frequency of 10KHz are shown and compared with the simulated results.

실리콘 액정표시 장치 시스템을 위한 0.5㎛ 이중 게이트 고전압 CMOS 공정 연구

송한정 한국전기전자재료학회 2002 전기전자재료학회논문지 Vol.15 No.12

As the development of semiconductor process technology continue to advance, ICs continue their trend toward higher performance low power system-on-chip (SOC). These circuits require on board multi power supply. In this paper, a 0.5 ㎛­ dual gate oxide CMOS process technology for multi-power application is demonstrated. 5 V and 20 V devices fabricated by proposed process is measured. From 5 V devices using dual gate process, we got almost the same characteristics as are obtained from standard 5 V devices. And the characteristics of the 20 V device demonstrates that 3 ㎛­ devices with minimum gate length are available without reliability degradation. Electrical parameters in minimum 3 ㎛ devices are 520 ㎂/㎛­ current density , 120 ㎷ DIBL, 24 V BV for NMOS and 350 ㎂/㎛­ current density, 180 ㎷ DIBL, 26 V BV for PMOS respectively.

가변 부성저항을 이용한 새로운 CMOS 뉴럴 오실레이터의 집적회로 설계 및 구현

송한정 대한전자공학회 2003 電子工學會論文誌-SC (System and control) Vol.40 No.4

0.5㎛ 2중 폴리 CMOS 공정을 이용하여 새로운 뉴럴 오실레이터를 설계, 제작하였다. 제안하는 뉴럴 오실레이터는 트랜스콘덕터 및 캐패시터와 비선형 가변 부성저항으로 이루어진다. 뉴럴 오실레이터의 입력단으로 사용되는 비선형 가변 부성저항은 정귀환의 트랜스콘덕터와 가우시안 분포의 전류전압 특성을 지니는 범프 회로를 이용하여 구현하였다. 또한 SPICE 모의실험을 통하여 제안한 오실레이터의 특성분석 후 집적회로 설계를 실시하였다. 한편 흥분성 및 억제성 시냅스로 연결된 4개의 뉴럴 오실레이터로 간단한 신경회로망을 구성하여 그 특성을 확인하였다. 집적회로로 제작된 뉴럴 오실레이터에 대하여 ± 2.5 V 전원 조건하에서 측정된 결과를 분석하고 모의실험 결과와 비교한다. A new neural oscillator has been designed and fabricated in an 0.5 ${\mu}{\textrm}{m}$ double poly CMOS technology. The proposed neural oscillator consists of a nonlinear variable resistor with negative resistance as well as simple transconductors and capacitors. The variable negative resistor which is used as a input stage of the oscillator consists of a positive feedback transconductors and a bump circuit with Gaussian-like I-V curve. The proposed neural oscillator has designed in integrated circuit with SPICE simulations. Simulations of a network of 4 oscillators which are connected with excitatory and inhibitory synapses demonstrate cooperative computation. Measurements of the fabricated oscillator chip with a $\pm$ 2.5 V power supply is shown and compared with the simulated results.

고 에너지 이온 주입된 CMOS 쌍 우물 구조의 레치업 면역성 예측을 위한 TCAD 모의실험 연구

송한정,김종민,곽계달 한국전기전자재료학회 2000 전기전자재료학회논문지 Vol.13 No.2

This study describes how a properly calibrated simulation method could be used to investigate the latchup immunity characteristics among the various high energy ion implanted CMOS twin well (retro-grade/BILLI/BL) structures. To obtain the accurate quantitative simulation analysis of retrograde well, a global tuning procedure and a set of grid specifications for simulation accuracy and computational efficiency are carried out. The latchup characteristics of BILLI and BL structures are well predicted by applying a calibrated simulation method for retrograde well. By exploring the potential contour, current flow lines, and electron/hole current densities at the holding condition, we have observed that the holding voltage of BL structure is more sensitive to the well design rule (p+to well edge space /n +to well edge space) than to the retrograde well itself.

실리콘 액정표시 장치 시스템을 위한 00.5μm 이중 게이트 고전압 CMOS 공정 연구

송한정 한국전기전자재료학회 2002 전기전자재료학회논문지 Vol.15 No.12

As the development of semiconductor process technology continue to advance, ICs continue their trend toward higher performance low power system-on-chip (SOC). These circuits require on board multi power supply. In this paper, a 0.5 ㎛ dual date oxide CMOS Process technology for multi-power application is demonstrated. 5 V and 20 V devices fabricated by proposed process is measured. From 5 V devices using dual gate precess, we got almost the same characteristics as are obtained from standard 5 V devices. And the characteristics of the 20 V device demonstrates that 3 ㎛ devices with minimum gate length are available without reliability degradation. Electrical parameters in minimum 3 ㎛ devices are 520 ㎂/㎛ current density, 120 ㎷ DIBL, 24 V BV for NMOS and ,350 ㎂/㎛ current density, 180 ㎷ DIBL, 26 V BV for PMOS, respectively.

전압제어형 카오스회로의 집적회로 설계 및 구현

송한정,곽계달 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.12

0.8㎛ single poly CMOS 공정을 이용하여 집적화 된 전압제어형 카오스 발생회로를 설계, 제작하였다. 제작된 카오스 집적회로는 비선형함수 발생회로와 op-amp, 2상 클럭발생회로, 2개의 샘플&홀드 회로 등으로 이루어진다. 측정결과 ±2.5V 전원, 20kHz의 클럭 인가시 입력제어전압에 따라 주기상태, 준주기 상태, 카오스 상태 등 다양한 형태의 분기현상 및 시계열 파형을 관측할 수 있었다. 또한 이 회로의 직렬, 병렬 연결에 의한 2차원 카오스 패턴도 관측하였다. A voltage controlled chaotic circuit has been designed in integrated circuit and fabricated by using 0.8$\mu\textrm{m}$ single poly CMOS technology. The fabricated chaotic circuit consist of sample and hold circuits, op-amps, nonlinear function generator and two phase clock generator. The test results of the chaotic circuit show that periodic state, quasi-periodic state and chaotic state can be obtained according to the input control voltage with the ${\pm}$2.5V power supply and clock rate of 20kHz. In addition, two dimensional chaotic patterns have been observed by connecting this circuit in parallel or series

이산시간 전압모드 CMOS 혼돈 발생회로의 특성해석

송한정,곽계달,Song, Han-Jeong,Gwak, Gye-Dal 대한전자공학회 2000 電子工學會論文誌-SC (System and control) Vol.37 No.3

0.8㎛ single poly CMOS 집적회로로 구현된 이산시간 전압모드 혼돈 발생회로의 동작특성을 분석하였다. 회로내 비선형 함수 블록에 대한 선형근사식을 유도하여, 실험적으로 제작한 혼돈 발생회로의 해석이 가능하도록 하였다. 혼돈상태 판별의 주요 지표인, 입력변수에 따른 분기도를 구하였고 초기값 의존성을 보여 주는 리아프노프 지수도 계산하였다. 뿐만 아니라 상태조건, 즉 평형상태, 주기상태, 혼돈상태에 따라 나타나는 시간파형 및 상태천이관계 그리고 주파수특성을 보여주는 전력스펙트럼도 구하여 상호 연관성을 보였다. 한편 집적화 된 혼돈 발생회로를 ±2.5V 전원, 10㎑의 클럭으로 구동시켜 입력전압에 따른 분기도를 측정하였고, 상태조건에 따라 다르게 나타나는 시간파형의 측정과 이의 전력스펙트럼 분석도 실시하여 해석결과와 비교하였다. This paper presents an analysis of the chaotic behavior in the discrete-time voltage mode chaotic generator fabricated using 0.8${\mu}{\textrm}{m}$ single poly CMOS technology. An approximated empirical equation is extracted from the measurement data of a nonlinear function block. Then the bifurcation diagram is simulated according to input variables and Lyapunov exponent λ which represent a dependence on an initial value is calculated. We show the interrelations among time waveforms, state transition, and power spectra for the state condition of chaotic circuit, such as equilibrium, periodic, and chaotic state. And results of experiments in the chaotic circuit with the $\pm$2.5V power supply and sampling clock frequency of 10KHz are shown and compared with the simulated results.

CMOS 스위치드 캐패시터 방식의 가청주파수대 5차 타원 저역 통과 여파기의 설계 및 구현

송한정,곽계달,Song, Han-Jung,Kwack, Kae-Dal 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.1

본 논문에서는 통과 대역폭이 5KHZ, ripple이 0.1dB이하인 스위치드 캐패시터(Switched Capacitor) 필터를 $0.8{\mu}m$ single poly CMOS ASIC 표준 공정을 이용하여 집적화된 단일 칩으로 제작하였다. 제안된 5차 타원 저역 통과 필털의 구성은 MOS 스위치와 poly 캐패시터, 5개의 2단 CMOS op-amp로 구성하였다. 필터구현은 LC 수동형으로부터 연속전달함수 H(s)를 구하고 쌍선형 z변환을 통하여 이산전달함수 H(z)으로 바꾸어 2차 바이쿼드(biquad)를 종속 연결하는 빌딩블록 방식을 택하였다. 또한 op-amp의 구동범위를 고려하면서 캐패시터 면적을 감소시킨 스케일링 실시한 동일 특성의 필터를 제작하여 그 특성 변화를 비교, 분석하였다. 측정결과 ${\pm}2.5V$ 전원, 50KHz의 표본 주파수에서 2종의 필터 모두 4.96~4.98KHz의 통과 대역폭에 0.7~0.81dB의 리플, 35~38dB정도의 저지대역 이득감쇠 특성을 보였다. This paper describes an integrated low pass filter fabricated by using $0.8{\mu}m$ single poly CMOS ASIC technology. The filter has been designed for a 5th-order elliptic switched capacitor filter with cutoff frequency of 5khz, 0.1dB passband ripple. The filter consists of MOS swiches poly capacitors and five CMOS op-amps. For the realization of the SC filter, continuous time transfer function H(s) is obtained from LC passive type, and transfered as discrete time transfer H(z) through bilinear-z transform. Another filter has been designed by capacitor scaling for reduced chip area, considering dynamic range of the op-amp. The test results of two fabricated filters are cutoff frequency of 4.96~4.98khz, 35~38dB gain attenuation and 0.72~0.81dB passband ripple with the ${\pm}2.5V$power supply clock of 50KHz.

0.18um CMOS 공정을 이용한 강압형 DC-DC 컨버터 보호회로 구현 및 측정

송원주,송한정 한국산업융합학회 2018 한국산업융합학회 논문집 Vol.21 No.6

DC-DC buck converter is a critical building block in the power management integrated circuit (PMIC) architecture for the portable devices such as cellular phone, personal digital assistance (PDA) because of its power efficiency over a wide range of conversion ratio. To ensure a safe operation, avoid unexpected damages and enhance the reliability of the converter, fully-integrated protection circuits such as over voltage protection (OVP), under voltage lock out (UVLO), startup, and thermal shutdown (TSD) blocks are designed. In this paper, these three fully-integrated protection circuit blocks are proposed for use in the DC-DC buck converter. The buck converter with proposed protection blocks is operated with a switching frequency of 1 MHz in continuous conduction mode (CCM). In order to verify the proposed scheme, the buck converter has been designed using a 180 nm CMOS technology. The UVLO circuit is designed to track the input voltage and turns on/off the buck converter when the input voltage is higher/lower than 2.6 V, respectively. The OVP circuit blocks the buck converter’s operation when the input voltage is over 3.3 V, thereby preventing the destruction of the devices inside the controller IC. The TSD circuit shuts down the converter’s operation when the temperature is over 85°C. In order to verify the proposed scheme, these protection circuits were firstly verified through the simulation in SPICE. The proposed protection circuits were then fabricated and the measured results showed a good matching with the simulation results.

연산기능을 갖는 새로운 진동성 신경회로의 하드웨어 구현

송한정(Han Jung Song) 한국지능시스템학회 2006 한국지능시스템학회논문지 Vol.16 No.1

연산기능을 갖는 새로운 진동성 신경회로를 설계하여 0.5 ㎛ CMOS 공정으로 칩 제작을 하였다. 제안하는 진동성 신경회포는 흥분성 시냅스를 가진 3개의 신경진동자와 억제성 시냅스를 가진 1개의 신경진동자로 이루어진다. 사용된 진동자는 가변 부성저항과 트랜스콘덕터를 이용하여 설계하였다. 진동자의 입력단으로 사용되는 가변 부성저항은 가우시안 분포의 전류전압 특성을 지니는 범프 회로를 이용하여 구현하였다. 뉴럴 회로의 SPICE 모의실험결과 간단한 연산기능을 확인하였다. 제작된 칩을 ± 2.5 V 의 전원전압 조건에서 측정하였고 이를 모의실험결과와 비교 분석하였다. A new oscillatory neural circuit with computational function has been designed and fabricated in an 0.5 ㎛ double poly CMOS technology. The proposed oscillatory circuit consists of 3 neural oscillators with excitatory synapses and a neural oscillator with inhibitory synapse. The oscillator block which is a basic element of the neural circuit is designed with a variable negative resistor and 2 transconductors, The variable negative resistor which is used as a input stage of the oscillator consist of a bump circuit with Gaussian-like I-V curve. SPICE simulations of a designed neural circuit demonstrate cooperative computation. Measurements of the fabricated neural chip in condition of ± 2.5 V power supply are shown and compared with the simulated results.