집적회로 설계검증을 위한 회로 추출기

손영찬,유상대,김주년,이경탁 경북대학교 전자기술연구소 1994 電子技術硏究誌 Vol.15 No.1

This paper describes a circuit extractor which extracts circuit elements from mask layout using the edge based scanline algorithm. This circuit extractor makes use of R-tree as hierarchical data structure and outputs the net list of which form is SPICE input format.

토끼 척추사이원반 수질핵내 척삭세포의 조직학적 연구

손영찬,양영철,허대영,배기원 인제대학교 1998 仁濟醫學 Vol.19 No.2

척삭세포의 조직학적 특성과 나이에 따른 변화를 토끼의 수질핵에서 척삭세포의 미세 구조와 성장에 따른 조직학적인 미세 구조의 변화를 관찰하였다. 광학현미경상 생후 3개월된 토끼의 수질핵내에서는 큰 척삭세포군이 관찰되었고, 생후 1년군에서는 섬유초가 미약한 작은 척삭세포군이 대부분 관찰되었으며 척삭세포군은 광학현미경상으로는 한 개의 큰 세포로 보이지만 전자현미경상에서는 2∼4개의 척삭세포들이 세포돌기를 내어 부착반점으로 연접되어 있는 것을 알 수 있었다. 전자현미경상 공포는 두종류로 과립성 공포와 활면성 공포들이 있었고, 융모성 공포는 2개의 척삭세포가 연접하면서 이루어진 세포 사이의 공간으로 나타났다. 생후 1년군의 중요 변화로는 세포집단의 크기가 작아지고 세포질의 위축이 일어나며, 세포 사이 간격이 커지고, 구조적 퇴행 현상을 나타내었다. Notochordal cells in intervertebral disk play roles in formation and maintenance of nucleus pulposus. The histological study was performed for the purpose of finding fine structure and structural changes of notochordal cells in the nucleus pulposus of the intervertebral disc of 3 month, and 1 year old rabbit. The summary of the finding is as follows: 1.Notochordal cells exhibits small, middle and large aggregations. Large aggregation of notochordal cells is found from 3 month old rabbit and small aggregation of cells is found from 1 year old rabbit mostly. 2.Such aggregations look like a large notochordal cell, but electron micrography shows that one aggregation is composed of two to four notochordal cells and their cytoplasmic processes of notochordal cells contact each other by means of desmosomes. 3.In electron micrographic examination two types of cytoplasmic vacuoles of notochordal cells are found as granular smooth walled. The villous vacuole described is intercellular space connecting with cytoplasmic processes of adjacent notochordal cells. 4.Major structural changes of notochordal cells of 1 year old rabbit are structural degeneration, which represents the decrease of notochordal aggregation and the increase of intercellular space with cytoplasmic atropy.

고속 파이프라인 A/D 변환기를 위한 연산 증폭기의 설계

손영찬,유상대,주리아 경북대학교 전자기술연구소 2001 電子技術硏究誌 Vol.22 No.2

In the design specifications of operational amplifiers which are used in high-speed pipeline A/D converters is analyzed, the technique to design using a design tool of operational amplifiers is proposed. The CMOS operational amplifier usable in 10-b 25-MHz pipelined A/D converters is designed. The operational amplifier designed using 1.2 ㎛ CMOS technology exhibits a do gain of 71 dB, a unity-gain frequency of 195 MHz, a phase margin of 57^*, a slew rate of 186 V/㎲, a output voltage swing of ± 1.1 V, and a power dissipation of 4 mW at 5 V supply voltage and 0.6 pF load. And applying to the S/H amplifier with a gain of 2 and a capacitive load of 0.5 pF the settling time of 14 ns for output voltage swing of 1 ± V satisfied the design specifications.

900 MHz CMOS RF 대역통과 증폭기의 설계

손영찬,유상대,주홍일,주리아 경북대학교 전자기술연구소 1998 電子技術硏究誌 Vol.19 No.1

A CMOS RF bandpass amplifier which performs both functions of low-noise amplifier and bandpass filter is designed for the application of 900 ㎒ RF front-end in wireless receivers. The positive-feedback Q-enhancement technique is used to overcome the low gain and low Q factor of the bandpass amplifier. The Miller-capacitance tuning scheme compensates for the process variations of center frequency. The designed bandpass amplifier is simulated with HSPICE and fabricated using 0.8 ㎛ CMOS 2-poly 2-metal full custom process. Under 3 V supply voltage, results of simulation show that the CMOS bandpass amplifier provides the quality factor Q of 40 and the gain of 20 ㏈. The center-frequency tuning range is from 894 ㎒ to 906 ㎒ and power dissipation is about 72 ㎽.

마스크 레이아웃 합성을 위한 벡터화한 변을 사용한 블록 분할 기법

손영찬,주이아,유상대,Son, Yeong-Chan,Ju, Ri-A,Yu, Sang-Dae 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.12

Due to the high density of integration in current integrated circuit layouts, circuit elements must be designed to minimize the effect of parasitic elements and thereby minimize the factors which can degrade circuit performance. Thus, before making a chip, circuit designers should check whether the extracted netlist is correct, and verify from a simulation whether the circuit performance satisfies the design specifications. In this paper, we propose a new block disassembly technique which can extract the geometric parameters of stacked MOSFETs and the distributed RCs of layout blocks. After applying this to the layout of a folded-cascode CMOS operational amplifier, we verified the connectivity and the effect of the components by simulating the extracted netlist with HSPICE. 오늘날 집적회로의 집적도가 증가되고 있기 때문에 회로 소자는 기생성분의 영향을 최소화하고 회로의 성능을 감소시키는 요인을 최소화하도록 설계되어야 한다. 그래서 칩을 제작하기 전에 레이아웃으로부터 추출한 회로가 정확한가를 검증하고 시뮬레이션으로 추출된 회로가 설계사양을 만족하는지를 확인해야 한다. 본 논문에서는 스택 구조의 MOSFET의 기하학적인 파라미터와 레이아웃 배선 블록의 분산 RC를 추출할 수 있는 새로운 블록 분할 기법을 제안한다. 폴디드 캐스코드 CMOS 연산 증폭기의 레이아웃에 이 기법을 작용하여 회로를 추출하고, Hspice로 시뮬레이션을 수행하여 전기적 연결관계와 이들 소자의 영향을 검증하였다.

건설기업 지식경영의 지적자산 측정

손영찬,백종건,김재준,Son Young-Chan,Baik Jong-Keon,Kim Jae-Jun 한국건설관리학회 2002 건설관리 : 한국건설관리학회 학회지 Vol.3 No.3

"측정할 수 없는 것은 관리할 수 없다"는 말은 성과측정 시스템의 중요성을 잘 나타내 주는 말이다. 또한 이처럼 어려움을 나타내는 표현도 없다. 기업의 유형자산은 재무제표나 손익계산서 등의 구체적인 금액으로 측정이 가능하나 기업의 무형자산에 대한 가치측정은 많은 방법들이 도입되어 왔지만 어느 하나도 객관적인 틀을 제시하지 못하고 있다. 이에 본 연구는 LG경제연구원에서 제시한 지식자산 축적모형(XYZ모형)을 통하여 건설기업의 무형자산(지적자산)의 크기를 객관적으로 정량화 시키었다. 이를 통하여 현 건설기업의 내재가치 수준을 추정할 수 있다. It expresses well result measurement system's the importance that 'It can not manage that can not measure.' In this way, there is no expressivity that express difficulty. While Corporation's tangible asset is possible measuring by specific amount of money of financial statement or loss and gain statement etc, Method of corporation's intangible asset measurement is much had been introduced, but some one is not presenting objective frame. This research did size of construction corporation's intangible Asset(Intellectual Asset) through knowledge asset storing accumulation model(XYZ model) that present in LG economy research institute so that do quantification objectively. Through this, can presume construction corporation's intrinsic value level.

A Circuit Extractor using Block Disassembly Technique for Layout Verification

손영찬,유상대,주리아 경북대학교 전자기술연구소 2001 電子技術硏究誌 Vol.22 No.1

36-mW 10-bit 40-MS/s CMOS 파이프라인 A/D 변환기

손영찬,유상대,주리아 경북대학교 전자기술연구소 2000 電子技術硏究誌 Vol.21 No.1

In this paper, we describes a 10-bit 40 MS/s pipelined A/D converter with 0.8 um double-poly double-metal CMOS technology. It achieves low power static disssipation of 36㎽ at 5 V power supply. A 1.5 b/stage pipelined architecture in the designed A/D Converter is used to allow large correction range for comparator offset and perform the fast interstage signal processing. In order to design high resolution and low power pipelined A/D converter, the sample and hold amplifier is designed using op-amp sharing technique and dynamic comperator. In addition, fully-differential folded cascode op-amp with gain boosting is designed by using SAPICE. At 10 ㎒ input SNR is 56.7 dB. The DNL and INL exhibit ±0.6 LSB, +1/-0.75 LSB respectively.

쐐기형 압박고정술(Brooks씨와 Jenkins씨)을 이용한 환축추 후방 유합술

손영찬(Young Chan Son),박재공(Jae Gong Park),최장석(Jang Suk Choi),김병직(Byung Jik Kim),이영구(Young Goo Lee),서광윤(Kwang Yoon Seo) 대한정형외과학회 1988 대한정형외과학회지 Vol.23 No.4

방향성 변을 이용한 집적회로 설계검증용 회로 추출기

손영찬(Son Yeong Chan),박석홍(Park Seog Hong),유상대(Yu Sang Dae) 한국정보처리학회 1998 정보처리학회논문지 Vol.5 No.12

Due to the high density of integration and the high performance in current integrated circuit, it is more emphasized to verify the electrical connectivity and performance of the circuit extracted from the layout. In this paper, we propose a new algorithm to extract the netlist including the geometric parameters of MOSFETs and the parasitic resistance and capacitance values. Where a set of polygon blocks for routing wires in the layout are described with directional edges and the layout extraction is carried out by checking over the abutment of these blocks on MOSFETs.