디지탈 IC 및 보드의 시험을 위한 스캔 설계기술

민형복 대한전자공학회 1995 전자공학회지 Vol.22 No.12

디지탈 회로를 구현한 칩 및 보드의 시험 비용을 줄이기 위하여 사용되는 스캔 설계 기술 동향에 대하여 기술하였다. 스캔 설계 기술은 칩 수준에서 먼저 적용되기 시작하였다. 회로의 모든 플립플롭을 스캔할 수 있도록 하는 완전 스캔이 먼저 개발되었고, 최근에는 플립플롭의 일부분만 스캔할 수 있도록 하는 부분 스캔 기술이 활발하게 논의되고 있다. 한편 보드의 시험에 있어서도 보드에 실장되는 칩의 밀도가 증가되고, 표면 실장 기술이 일반화됨에 따라 종래의 시험 기술로는 충분한 시험을 거치는 것이 불가능하게 되었다. 따라서, 칩에 적용되던 기법과 유사한 스캔 설계 기술이 적용되기 시작하였다. 이를 경계 스캔(Boundary Scan)이라고 하는데, 이 기술은 80년대 후반부터 본격적으로 논의되기 시작하였다. 1990년에는 이 기술과 관련된 IEEE의 표준이 제정되어 더욱 많이 적용되는 추세에 있다. 이 논문에서는 이러한 칩 및 보드의 시험을 쉽게하기 위한 스캔 설계 기법의 배경, 발전 과정 및 기술의 내용을 소개한다.

플립플롭의 초기화 가능성을 고려한 디지털 회로에 대한 고장 검출율의 평가 기법

閔炯福,李宰勳,金信澤 성균관대학교 1998 학술회의지원논문목록집 Vol.1998 No.-

디지탈 회로의 검사 신호에 대한 고장 검출율을 정확하게 계산하기 위해 결함 시뮬레이터를 사용한다. 그러나 결함 시뮬레이터의 실행 시간은 회로를 구성하는 게이트 수의 제곱에 비례하여 오늘날의 대규모 회로에서는 많은 CPU 시간을 소모한다. 따라서 정확도는 떨어지지만 비교적 짧은 시간 안에 회로의 검사성을 평가하기 위한 검사성 분석 알고리즘이 제안되었다. COP는 빠르고 정확하느 순차회로에 적용할 수 없으며 STAFAN은 순차회로에 적용이 가능하지만 정상 회로 시뮬레이션의 사용으로 실행시간이 많이 소모된다. 본 저자들은 정확한 고장 검출율을 단시간에 얻기 위해서 EXTASEC을 제안한 바 있다. EXTASEC은 극히 일부 회로에서 정확도가 떨어지는 현상이 발생하였으며, 이 논문에서는 EXTASEC의 문제가 플립플롭의 초기화와 관련이 있는 것을 밝히고, 개선된 알고리즘 ITEM을 제안한다. ITEM은 후진선의 반복적 계산과 초기화되지 않는 플립플롭에 대한 분석으로 고장 검출율을 정확하고 빠르게 얻을 수가 있었다. Fault simulator has been used 10 compute exact Fault coverages of test vectors lor digital circuit. But it is time consuming because execution time is proportional to square of circuit size. Recently, several algorithms for testability analysis have been published to cope with these problems. COP iS very fast and accurate but cannot be used for sequential circuits, while STAFAN can be used for sequential circuits but nerds vast amount of execution time due to good circuit simulation. We proposed EXTASEC which gave fast and accurate fault coverage. But it shows noticeable errors fora few sequential circuits. In this paper, it 1s shown that the inaccuracy is due to uninitializable flipflops, and we propose ITEM to improve the EXTASEC algorithm. ITEM iS an improved evaluation method of fault coverage by analysis of backward lines and uninitializable flipflops. It is expected to perform efficiently for very large circuits where execution time is critical.

플립플롭의 초기화 가능성을 고려한 디지탈 회로에 대한 고장 검출율의 평가 기법

민형복,김신택,이재훈 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.4

Fault simulatior has been used to compute exact fault coverages of test vectors for digial circuits. But it is time consuming because execution time is proportional to square of circuit size. Recently, several algorithms for testability analysis have been published to cope with these problems. COP is very fast and accurate but cannot be used for sequential circuits, while STAFAN can be used for sequential circuits but needs vast amount of execution time due to good circuit simulation. We proposed EXTASEC which gave fast and accurate fault coverage. But it shows noticeable errors for a few sequential circuits. In this paper, it is shown that the inaccuracy is due to uninitializble flipflops, and we propose ITEM to improve the EXTASEC algorithm. ITEM is an improved evaluation method of fault coverage by analysis of backward lines and uninitializable flipflops. It is expected to perform efficiently for very large circuits where execution time is critical.

유사조합 회로로의 변환에 기초한 부분 스캔 기법을 이용한 디지탈 순차 회로의 테스트 기법 연구

閔炯福(Hyoung-Bok Min) 대한전기학회 1994 전기학회논문지 Vol.43 No.3

An Automatic Test Pattern Generation Algorithm Using Maximal Supergates

Min, Hyoung-Bok 成均館大學校 科學技術硏究所 1992 論文集 Vol.43 No.1

본 논문에서는 맥시말 수퍼게이트가 자동 테스트 패턴 생성 알고리즘에 미치는 영향에 관하여 기술하였다. 맥시말 수퍼게이트는 게이트 레벨 디지탈 회로의 구조에 관한 정보를 담고 있다. 이러한 회로 구조가 자동 테스트 생성 알고리즘에 적용되었을 때, 그 효율을 얼마나 높일 수 있는지 조사하였다. 맥시말 수퍼게이트를 이용하면 그 출력점에서 결함의 전송을 중지시킬 수 있어서 자동 테스트 패턴 생성의 효율을 높일 수 있다. 실험 결과, ISCAS 표준 회로들에 대해서는 약 10퍼센트까지의 효율 증가를 나타냈으며, 또한 종래의 알고리즘으로 테스트 패턴 생성이 불가능하던 결함의 일부에 대해서도 테스트 패턴을 생성할 수 있었다. The impacts of maximal supergates on automatic test pattern generation of gate level combinational circuits have been investigated. The concept of maximal supergates can be regarded as a structural information of digital circuits. This paper focuses on the use of these structural information for test generation problem. Maximal supergates prevent us from repeating the same tasks which are useless during test generation by stopping fault propagation at the maximal supergate outputs. Stopping fault propagation using maximal supergates saves test generation time. Further, it increases the chance to detect more faults which cannot be detected without maximal supergates. Experimental results on ISCAS benchmark circuits are shown to verify the advantages.

함수 및 위상 분석을 이용한 부분스캔 플립플롭 선택 알고리듬 ( An Algorithm for Partial Scan Flip-Flop Selection Using Functional and Topological Analysis )

박은세,민형복 대한전자공학회 1996 대한전자공학회 학술대회 Vol.1996 No.01

Clock 스캔 설계 법칙을 위배한 회로의 수정

김인수,민형복 한국정보과학회 2001 한국정보과학회 학술발표논문집 Vol.28 No.2Ⅲ

ASIC 설계에서 gated clock 으로 동작하는 clock 을 입력으로 받는 회로들은 스캔 테스트를 수행하기에 용이하지 않다. 이러한 회로들에 대하여 스캔 테스트기법을 적용하기 위한 설계변경기술을 제안한다. 제안하는 설계변경기술은 비동기 회로를 동기 회로로 변환함으로써 스캔 기법을 적용할 수 있는 회로로 변환하게 된다. 이로써 테스트를 좀 더 용이하게 수행할 수 있을 뿐 아니라 결함 시험도를 높이게 되는 효과를 가져올 수 있다. constraine로 인하여 시험할 수 없는 결함이 생겨나며, 경우에 따라선, 이런 결함의 개수를 무시할 수 없는 경우도 있다. 본 논문은 이러한 결함시험도의 저하를 방지할 수 있는 새로운 설계 변경 기법을 보여준다. 기존의 기술을 극복함으로써 스캔 설계 기법을 적용하여 테스트를 수행하고, 높은 fault coverage 를 얻는 것이다. 또한 설계변경 이전의 회로들과 본 논문에서 제안하는 기법을 이용하여 변경한 회로간에 있어서의 power estimation을 수행한다.

스위치 레벨 결함 모델을 사용한 결함시뮬레이터 구현

연윤모,민형복,Yeon, Yun-Mo,Min, Hyeong-Bok 한국정보처리학회 1997 정보처리학회논문지 Vol.4 No.2

VSLI회로에서 스위치 레벨 결함 모델은 stuck-at결함만 사용하는데 한계가 있다. 따라서 본 연구는 스위치 레벨 결함 모델인 트랜지스터 stuck-open과 stuck-close결함을 다룰 수 있는결함 시뮬레이터를 구현한다. 스위치 레벨 회로는 이론적으로 신호 흐름이 양방향으로 전달되지만 실제로 대부분의 신호 흐름은 약 95%정도가 단 방향을로 설정되어 평가되는 것으로 나타내고 있다. 본 연구에서는 스위치 레벨 회로를 단반향 그래프 모델 로 변환시켜 해석한다. 스위치 레벨 회로는 EDIF컴파일러에 의해 입력되고 두개의 단방향으로 재구성된 자료구조를 만든다. 스위치 레벨 회로는 신호 흐름 경로가 도입되는 지배적 경로 기법이 제시된다. 지배적 경로는 경로를 판단하여 최종 출력 상태값을 결정하는 논리 시뮬레이션을 수행한다. 스위치 레벨 결함 시뮬레이션은 노들들로 연결되는 경로 상에 임의 트랜지스터의 stuck-open,stuck-close 결함을 주입시키고, 트랜지스터 저항값을 적용한 노드세기의 계산에 의한 지배적 경로를 평가한다. 이때 최초 입력은 two pattern vector를 인가하여 정상회로의 최종 출력 상태값과 결함회로의 출력 상태값을 비교하여 결함 검색하며, 그결함 검색의 정확성 을 보인다. This paper describes an implementation of fault simulator that can switch level fault models such as transistor stuck-open and stuck-closed faults as well as stuck-at faults. It overcomes the limitation when only stuck-at faults are used in VLSI circuits. Signal flow of a transistor switch is bidirectional in its nature, but most of signal flows in a switch level circuits, about 95%, are in one direction. This fault simulator focuses on the way which changes a switch level circuit into a graph model with two directed edges. Two paths from Vdd to ground and from ground to directions. Logic simulation is performed along dominant signal flows. The switch level fault simulation estimates the dominant path by injecting switch-level fualts, and pattern vectors are used for faults simulation. Experimental results are shown to demonstrate correctness of the fault simulator.

Repair of Scan Design Rule Violations

김인수,민형복 한국물리학회 2003 THE JOURNAL OF THE KOREAN PHYSICAL SOCIETY Vol.43 No.2

Scan design is a structured design-for-testability technique in which ip- ops are re-designed so that the ip- ops are chained in shift registers. A design with scan design rule violations cannot be tested without modifying the design as long as scan testing is used. The most important scan design rule concerns clock and reset signals to pins of scan cells. The clock and the reset pins of all the scan cells must be controllable from top level ports. We propose a new technique to redesign gated clocks and resets which violate the scan design rules concerning clock and reset pins. This technique substitutes synchronous sequential circuits for gated clock and reset designs, which removes the clock and the reset rule violations. This technique may improve fault coverage of the design. Fault coverages have been improved signicantly for some experimental circuits with gated clocks and resets, but increases in the power consumptions in these circuits are not signicant due to this new technique.

순차회로를 위한 검사성 분석법의 확장

김신택,민형복 대한전자공학회 1995 전자공학회논문지-A Vol.32 No.4

Fault simulators are used for accurate evaluation of fault coverages of digital circuits. But fault simulation becomes time and memory consuming job because computation time is proportional to wquare of size of circuits. Recently, several approximate algorithms for testability analysis have been published to cope with the problems. COP is very fast but cannot be used for sequential circuits, while STAFAN can ve used for sequential circuits but requires large amount of computation because it utilizes logic simulation results. In this paper EXTASEC(An Extension of Testability Analysis for Sequential Circuits) is proposed. It is an extension of COP in the sense that it is the same as COP for combinational circuits, but it can handle sequential circuits, Xicontrollability and backward line analysis are key concept for EXTASEC. Performance of EXTASEC is proven by comparing EXTASEC with a falut simulator, STAFAN, and COP for ISCAS circuits, and the result is demonstated.