Challenges of 3D IC Manufacturing

Sarah Eunkyung Kim(김사라은경) 한국정밀공학회 2013 한국정밀공학회 학술발표대회 논문집 Vol.2013 No.10월

Fine-pitch 소자 적용을 위한 bumpless 배선 시스템

김사라은경,Kim, Sarah Eunkyung 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.21 No.3

차세대 전자소자는 입출력(I/O) 핀 수의 증가, 전력소모의 감소, 소형화 등으로 인해 fine-pitch 배선 시스템이 요구되고 있다. Fine-pitch 특히 10 um 이하의 fine-pitch에서는 기존의 무연솔더나 Cu pillar/solder cap 구조를 사용할 수 없기 때문에 Cu-to-Cu bumpless 배선 시스템은 2D/3D 소자 구조에서 매우 필요한 기술이라 하겠다. Bumpless 배선 기술로는 BBUL 기술, 접착제를 이용한 WOW의 본딩 기술, SAB 기술, SAM 기술, 그리고 Cu-to-Cu 열압착 본딩 기술 등이 연구되고 있다. Fine-pitch Cu-to-Cu interconnect 기술은 연결 방법에 상관없이 Cu 층의 불순물을 제거하는 표면 처리 공정, 표면 활성화, 표면 평탄도 및 거칠기가 매우 중요한 요소라 하겠다. The demand for fine-pitch devices is increasing due to an increase in I/O pin count, a reduction in power consumption, and a miniaturization of chip and package. In addition non-scalability of Cu pillar/Sn cap or Pb-free solder structure for fine-pitch interconnection leads to the development of bumpless interconnection system. Few bumpless interconnect systems such as BBUL technology, SAB technology, SAM technology, Cu-toCu thermocompression technology, and WOW's bumpless technology using an adhesive have been reviewed in this paper: The key requirements for Cu bumpless technology are the planarization, contamination-free surface, and surface activation.

Wafer-to-Wafer Integration을 위한 생산수율 챌린지에 대한 연구

김사라은경,Kim, Sarah Eunkyung 한국마이크로전자및패키징학회 2013 마이크로전자 및 패키징학회지 Vol.20 No.1

3D integration 기술 특히 W2W integration 기술은 전자산업의 디바이스 scaling 문제를 해결하고 고성능화 소형화 추세에 맞춘 가장 핵심적인 기술 방향이다. 그러나 W2W integration 기술은 현재 가격과 생산수율의 장애를 가지고 있고, 이를 해결하기 위해서 웨이퍼 매칭, 리던던시, 다이 면적 축소, 배선 층 수 축소와 같은 디자인 연구들이 진행되고 있다. W2W integration 기술이 대량생산으로 연결되기 위해서는 우선적으로 웨이퍼 본딩, 실리콘연삭, TSV 배선 공정의 최적화가 이루어져야 하겠지만, 가격을 포함한 생산수율을 높이기 위해서는 반드시 디자인 연구가 선행되어야 하겠다. Wafer-to-Wafer (W2W) integration technology is an emerging technology promising many benefits, such as reduced size, improved performance, reduced power, lower cost, and divergent integration. As the maturity of W2W technology progresses, new applications will become more viable. However, at present the cost for W2W integration is still very high and both manufacturing yield and reliability issues have not been resolved yet for high volume manufacturing (HVM). Especially for WTW integration resolving compound yield issue can be a key factor for HVM. To have the full benefits of WTW integration technology more than simple wafer stacking technologies are necessary. In this paper, the manufacturing yield for W2W integration is described and the challenges of WTW integration will be discussed.

IoT 적용을 위한 다종 소자 전자패키징 기술

김사라은경,Kim, Sarah Eunkyung 한국마이크로전자및패키징학회 2016 마이크로전자 및 패키징학회지 Vol.23 No.3

IoT 적용을 위해서는 다종 소자를 높은 connectivity 밀도로 집적화시키는 전자패키징 기술이 매우 중요하다. FOWLP 기술은 입출력 밀도가 높고, 소자의 집적화가 우수하고, 디자인 유연성이 우수하여, 최근 개발이 집중되고 있는 기술이다. 웨이퍼나 패널 기반의 FOWLP 기술은 초미세 피치 RDL 공정 기술과 몰딩 기술 개발이 최적화 되어야 할 것이다. 3D stacking 기술 특히 웨이퍼 본딩 후 TSV를 제조하는 방법(via after bonding)은 가격을 낮추면서 connectivity를 높이는데 매우 효과적이라 하겠다. 하지만 저온 웨이퍼 본딩이나 TSV etch stop 공정과 같이 아직 해결해야할 단위 공정들이 있다. Substrate 기술은 두께를 줄이고 가격을 낮추는 공정 개발이 계속 주목되겠지만, 칩과 PCB와의 통합설계(co-design)가 더욱 중요하게 될 것이다. The Internet of Things (IoT) is a new technology paradigm demanding one packaged system of various semiconductor and MEMS devices. Therefore, the development of electronic packaging technology with very high connectivity is essential for successful IoT applications. This paper discusses both fan-out wafer level packaging (FOWLP) and 3D stacking technologies to achieve the integrattion of heterogeneous devices for IoT. FOWLP has great advantages of high I/O density, high integration, and design flexibility, but ultra-fine pitch redistribution layer (RDL) and molding processes still remain as main challenges to resolve. 3D stacking is an emerging technology solving conventional packaging limits such as size, performance, cost, and scalability. Among various 3D stacking sequences wafer level via after bonding method will provide the highest connectivity with low cost. In addition substrates with ultra-thin thickness, ultra-fine pitch line/space, and low cost are required to improve system performance. The key substrate technologies are embedded trace, passive, and active substrates or ultra-thin coreless substrates.

전력 무결성을 위한 온 칩 디커플링 커패시터

조승범,김사라은경,Cho, Seungbum,Kim, Sarah Eunkyung 한국마이크로전자및패키징학회 2017 마이크로전자 및 패키징학회지 Vol.24 No.3

As the performance and density of IC devices increase, especially the clock frequency increases, power grid network integrity problems become more challenging. To resolve these power integrity problems, the use of passive devices such as resistor, inductor, and capacitor is very important. To manage the power integrity with little noise or ripple, decoupling capacitors are essential in electronic packaging. The decoupling capacitors are classified into voltage regulator capacitor, board capacitor, package capacitor, and on-chip capacitor. For next generation packaging technologies such as 3D packaging or wafer level packaging on-chip MIM decoupling capacitor is the key element for power distribution and delivery management. This paper reviews the use and necessity of on-chip decoupling capacitor.

웨이퍼 레벨 Cu 본딩을 위한 Cu/SiO² CMP 공정 연구

이민재,김사라은경,김성동,Lee, Minjae,Kim, Sarah Eunkyung,Kim, Sungdong 한국마이크로전자및패키징학회 2013 마이크로전자 및 패키징학회지 Vol.20 No.2

Chemical mechanical polishing (CMP) has become one of the key processes in wafer level stacking technology for 3D stacked IC. In this study, two-step CMP process was proposed to polish $Cu/SiO_2$ hybrid bonding surface, that is, Cu CMP was followed by $SiO_2$ CMP to minimize Cu dishing. As a result, Cu dishing was reduced down to $100{\sim}200{\AA}$ after $SiO_2$ CMP and surface roughness was also improved. The bonding interface showed no noticeable dishing or interface line, implying high bonding strength. 본 연구에서는 웨이퍼 레벨 Cu 본딩을 이용한 3D 적층 IC의 개발을 위해 2단계 기계적 화학적 연마법(CMP)을 제안하고 그 결과를 고찰하였다. 다마신(damascene) 공정을 이용한 $Cu/SiO_2$ 복합 계면에서의 Cu dishing을 최소화하기 위해 Cu CMP 후 $SiO_2$ CMP를 추가로 시행하였으며, 이를 통해 Cu dishing을 $100{\sim}200{\AA}$까지 낮출 수 있었다. Cu 범프의 표면거칠기도 동시에 개선되었음을 AFM 관찰을 통해 확인하였다. 2단 CMP를 적용하여 진행한 웨이퍼 레벨 Cu 본딩에서는 dishing이나 접합 계면이 관찰되지 않아 2단 CMP 공정이 성공적으로 적용되었음을 확인할 수 있었다.

3D 적층 IC를 위한 웨이퍼 레벨 본딩 기술

조영학,김사라은경,김성동,Cho, Young Hak,Kim, Sarah Eunkyung,Kim, Sungdong 한국마이크로전자및패키징학회 2013 마이크로전자 및 패키징학회지 Vol.20 No.1

3D 적층 IC 개발을 위한 본딩 기술의 현황에 대해 알아보았다. 실리콘 웨이퍼를 본딩하여 적층한 후 배선 공정을 진행하는 wafer direct bonding 기술보다는 배선 및 금속 범프를 먼저 형성한 후 금속 본딩을 통해 웨이퍼를 적층하는 공정이 주로 연구되고 있다. 일반적인 Cu 열압착 본딩 방식은 높은 온도와 압력을 필요로 하기 때문에 공정온도와 압력을 낮추기 위한 연구가 많이 진행되고 있으며, 그 가운데서 Ar 빔을 조사하여 표면을 활성화 시키는 SAB 방식과 실리콘 산화층과 Cu를 동시에 본딩하는 DBI 방식이 큰 주목을 받고 있다. 국내에서는 Cu 열압착 방식을 이용한 웨이퍼 레벨 적층 기술이 현재 개발 중에 있다. 3D stacked IC is one of the promising candidates which can keep Moore's law valid for next decades. IC can be stacked through various bonding technologies and they were reviewed in this report, for example, wafer direct bonding and atomic diffusion bonding, etc. As an effort to reduce the high temperature and pressure which were required for high bonding strength in conventional Cu-Cu thermo-compression bonding, surface activated bonding, solid liquid inter-diffusion and direct bonding interface technologies are actively being developed.

3차원 적층 집적회로에서 구리 TSV가 열전달에 미치는 영향

마준성,김사라은경,김성동,Ma, Junsung,Kim, Sarah Eunkyung,Kim, Sungdong 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.21 No.3

본 연구에서는 3차원 적층 집적회로 구조에서 Cu TSV를 활용한 열관리 가능성에 대해 살펴보았다. Cu TSV가 있는 실리콘 웨이퍼와 일반 실리콘 웨이퍼 후면부를 점열원을 이용하여 가열한 후 전면부의 온도 변화를 적외선 현미경을 이용하여 관찰하였다. 일반 실리콘 웨이퍼의 경우 두께가 얇아지면서 국부적인 고온영역이 관찰됨으로서 적층 구조에서 층간 열문제의 가능성을 확인할 수 있었다. TSV 웨이퍼의 경우 일반 실리콘 웨이퍼보다 넓은 영역의 고온 분포를 나타내었으며, 이는 Cu TSV를 통한 우선적인 열전달로 인한 것으로 적층 구조에서 Cu TSV를 이용한 효과적인 열관리의 가능성을 나타낸다. In this study, we investigated the effects of Cu TSV on the thermal management of 3D stacked IC. Combination of backside point-heating and IR microscopic measurement of the front-side temperature showed evolution of hot spots in thin Si wafers, implying 3D stacked IC is vulnerable to thermal interference between stacked layers. Cu TSV was found to be an effective heat path, resulting in larger high temperature area in TSV wafer than bare Si wafer, and could be used as an efficient thermal via in the thermal management of 3D stacked IC.

Ar-N₂ 플라즈마가 Cu 표면에 미치는 구조적 특성 분석

박해성,김사라은경,Park, Hae-Sung,Kim, Sarah Eunkyung 한국마이크로전자및패키징학회 2018 마이크로전자 및 패키징학회지 Vol.25 No.4

Cu-Cu 웨이퍼 본딩 강도를 향상시키기 위한 Cu 박막의 표면처리 기술로 $Ar-N_2$ 플라즈마 처리 공정에 대해 연구하였다. $Ar-N_2$ 플라즈마 처리가 Cu 표면의 구조적 특성에 미치는 영향을 X선 회절분석법, X선 광전자 분광법, 원자간력현미경을 이용하여 분석하였다. Ar 가스는 플라즈마 점화 및 이온 충격에 의한 Cu 표면의 활성화에 사용되고, $N_2$ 가스는 패시베이션(passivation) 층을 형성하여 -O 또는 -OH와 같은 오염으로부터 Cu 표면을 보호하기 위한 목적으로 사용되었다. Ar 분압이 높은 플라즈마로 처리한 시험편은 표면이 활성화되어 공정 이후 더 많은 산화가 진행되었고, $N_2$ 분압이 높은 플라즈마 시험편에서는 Cu-N 및 Cu-O-N과 같은 패시베이션 층과 함께 상대적으로 낮은 수치의 산화도가 관찰되었다. 본 연구에서는 $Ar-N_2$ 플라즈마 처리가 Cu 표면에서 Cu-O 형성 억제 반응에 기여하는 것을 확인할 수 있었으나 추가 연구를 통하여 질소 패시베이션 층이 Cu 웨이퍼 전면에 형성되기 위한 플라즈마 가스 분압 최적화를 진행하고자 한다. The effect of $Ar-N_2$ plasma treatment on Cu surface as one of solutions to realize reliable Cu-Cu wafer bonding was investigated. Structural characteristic of $Ar-N_2$ plasma treated Cu surface were analyzed using X-ray diffraction, X-ray photoelectron spectroscopy, atomic force microscope. Ar gas was used for a plasma ignition and to activate Cu surface by ion bombardment, and $N_2$ gas was used to protect the Cu surface from contamination such as -O or -OH by forming a passivation layer. The Cu specimen under high Ar partial pressure plasma treatment showed more copper oxide due to the activation on Cu surface, while Cu surface after high $N_2$ gas partial pressure plasma treatment showed less copper oxide due to the formation of Cu-N or Cu-O-N passivation layer. It was confirmed that nitrogen plasma can prohibit Cu-O formation on Cu surface, but nitrogen partial pressure in the $Ar-N_2$ plasma should be optimized for the formation of nitrogen passivation layer on the entire surface of Cu wafer.

웨이퍼 레벨 적층 공정에서 웨이퍼 휘어짐이 정렬 오차에 미치는 영향

신소원,박만석,김사라은경,김성동,Shin, Sowon,Park, Mansoek,Kim, Sarah Eunkyung,Kim, Sungdong 한국마이크로전자및패키징학회 2013 마이크로전자 및 패키징학회지 Vol.20 No.3

본 연구에서는 웨이퍼 레벨 적층 과정에서 발생하는 웨이퍼 오정렬(misalignment) 현상과 웨이퍼 휘어짐(warpage)과의 관계에 대해서 조사하였다. $0.5{\mu}m$ 두께의 구리 박막 증착을 통해 최대 $45{\mu}m$의 휨 크기(bow height)를 갖는 웨이퍼를 제작하였으며, 이 휘어진 웨이퍼와 일반 웨이퍼를 본딩하였을 때 $6{\sim}15{\mu}m$ 정도의 정렬 오차가 발생하였다. 이는 약 $5{\mu}m$의 웨이퍼 확장(expansion)과 약 $10{\mu}m$의 미끄러짐(slip)의 복합 거동으로 설명할 수 있으며, 웨이퍼 휘어짐의 경우 확장 오정렬보다 본딩 과정에서의 미끄러짐 오정렬에 주로 기여하는 것으로 보인다. In this study, the effects of wafer warpage on the misalignment during wafer stacking process were investigated. The wafer with $45{\mu}m$ bow height warpage was purposely fabricated by depositing Cu thin film on a silicon wafer and the bonding misalignment after bonding was observed to range from $6{\mu}m$ to $15{\mu}m$. This misalignment could be explained by a combination of $5{\mu}m$ radial expansion and $10{\mu}m$ linear slip. The wafer warpage seemed to be responsible for the slip-induced misalignment instead of radial expansion misalignment.