Field Programmable Stateful Logic Array

Kyosun Kim,Sangho Shin,Sung-Mo Kang IEEE 2011 IEEE transactions on computer-aided design of inte Vol.30 No.12

<P>Recently, researchers have demonstrated that memristive switches can be used to implement logic and latches as well as memory and programmable interconnects. In this paper, we propose a novel stateful logic pipeline architecture based on memristive switches. The proposed architecture mapped to the field programmable nanowire interconnect fabric produces a field programmable stateful logic array, in which general-purpose computation functions can be implemented by configuring only nonvolatile nanowire crossbar switches. CMOS control switches are used to isolate stateful logic units so that multiple operations can be executed in parallel. Since basic operation of the stateful logic, namely, material implication, cannot fan out, a new basic AND operation which can duplicate output is proposed. The basic unit of the proposed architecture is designed to execute multiple basic operations concurrently in a step so that each basic unit implements a large fan-in OR or NOR gate. The fine-grain ultradeep constant-throughput pipeline properties pose new design automation problems. We address some of the issues, in particular logic representation using OR-inverter graphs, two-level optimization synthesis strategy, data synchronization with data forwarding, stall-free pipelined finite state machines, and constraints for synthesis and mapping onto the fabric.</P>

Quantum-dot Cellular Automata Design Guideline

Kyosun Kim,Kaijie Wu,Ramesh Karri 대한전자공학회 2005 ITC-CSCC :International Technical Conference on Ci Vol.2005 No.1

Droop Method for High-Capacity Parallel Inverters using Virtual Impedance

Kyosun Jung,Kyungbae Lim,Donghwan Kim,Jaeho Choi 전력전자학회 2015 ICPE(ISPE)논문집 Vol.2015 No.6

In this paper, the droop controlled parallel inverter systems with virtual inductor is considered under the unequal resistive-inductive combined line impedance condition which causes the reactive power sharing error. Here, the reactive power sharing error can be reduced by considering each line impedance voltage drop. But if the parallel inverter system is in high power level with large output current, the magnitude of reference output voltage becomes extremely lower than the rated voltage magnitude value because of the virtual inductance high voltage drop due to the multiplication with large output current. Hence, not only the line impedance voltage drop but also the virtual inductance voltage drop has been added to the conventional droop equation so that parallel inverters operate within the range of rated output voltage. Finally, the proposed droop method has been verified by comparing with conventional method through the PSIM simulation.

MTCMOS Post-Mask Performance Enhancement

Kyosun Kim,Hyo-Sig Won,Kwang-Ok Jeong 대한전자공학회 2004 Journal of semiconductor technology and science Vol.4 No.4

In this paper, we motivate the post-mask performance enhancement technique combined with the Multi-Threshold Voltage CMOS (MTCMOS) leakage current suppression technology, and integrate the new design issues related to the MTCMOS technology into the ASIC design methodology. The issues include short-circuit current and sneak leakage current prevention. Towards validating the proposed techniques, a Personal Digital Assistant (PDA) processor has been implemented using the methodology, and a O.18um process. The fabricated PDA processor operates at 333MHz which has been improved about 23% at no additional cost of redesign and masks, and consumes about 2uW of standby mode leakage power which could have been three orders of magnitude larger if the MTCMOS technology was not applied.

K-FPGA 패브릭 구조의 평가 툴킷

김교선(Kyosun Kim) 大韓電子工學會 2012 電子工學會論文誌-SD (Semiconductor and devices) Vol.49 No.4

FPGA용 CAD툴에 대한 학계의 연구는 상용 FPGA에 적용하기에는 단순하고 비효율적인 아키텍처를 가정하고 있기 때문에 실용성 측면에서 뒤처져 왔다. 최근 상용 FPGA 아키텍처의 배치 위치 및 배선 그래프 데이터베이스를 구축하고 인터페이스를 제공함으로써 상용 FPGA에 적용할 수 있는 배치 배선 툴의 개발을 가능하게 하려는 시도가 있었다. 본 논문은 신규 FPGA 아키텍처로 개발되고 있는 K-FPGA의 경쟁력을 벤치마킹 할 수 있는 툴킷 개발에 대해 기술한다. 이는 학계 CAD 툴의 실용성 한계를 한층 더 확장하고 있다. 기존 상용 툴과 매핑, 패킹, 배치, 배선 각 단계 별로 데이터를 교환할 수 있어 세부 툴별 비교 평가가 가능하며 이전 단계의 결과물을 기다리거나 결과의 질에 영향을 받지 않으면서 각 단계를 독립적으로 개발할 수 있는 체계를 구축하였다. 또한, 상용 FPGA의 아키텍처를 추출하여 단위 셀 라이브러리를 구축함으로써 FPGA 아키텍처의 신규 개발 시 참조 설계 역할을 할 뿐만 아니라 상시 벤치마킹 환경을 제공하도록 하였다. 특히, 아키텍처 정보를 툴 내에 하드 코딩하지 않고 하드웨어 설계자에게 익숙한 표준 HDL 형식으로 기술하여 읽어 들일 수 있도록 함으로써 아키텍처에 수시로 다양한 변경을 시도하면서 최적화해도 툴이 유연하게 수용할 수 있는 데이터 구동 방식의 툴 개발을 추구하였다. 실험을 통해 단위 셀 라이브러리 및 툴 기능을 검증하였으며 개발 중에 변경되고 있는 FPGA 아키텍처 상에서 임의의 설계를 매핑해 보고 정상 동작할 지 시뮬레이션으로 검증할 수 있음을 확인하였다. 배치 및 배선 툴이 개발 중이며 이들이 완성되면 실용적이고 다양한 신규 FPGA 아키텍처들을 개발하고 그 경쟁력을 평가할 수 있게 될 뿐만 아니라 신규 아키텍처를 위한 최적화 CAD 툴 개발 연구가 활발해지는 시너지 효과도 기대할 수 있다. The research on the FPGA CAD tools in academia has been lacking practicality due to the underlying FPGA fabric architecture which is too simple and inefficient to be applied for commercial FPGAs. Recently, the database of placement positions and routing graphs on commercial FPGA architectures has been built, and provided for enabling the academic development of placement and routing tools. To extend the limit of academic CAD tools even further, we have developed the evaluation toolkit for the K-FPGA architecture which is under development. By providing interface for exchanging data with a commercial FPGA toolkit at every step of mapping, packing, placement and routing in the tool chain, the toolkit enables individual tools to be developed without waiting for the results of the preceding step, and with no dependency on the quality of the results, and compared in detail with commercial tools at any step. Also, the fabric primitive library is developed by extracting the prototype from a reporting file of a commercial FPGA, restructuring it, and modeling the behavior of basic gates. This library can be used as the benchmarking target, and a reference design for new FPGA architectures. Since the architecture is described in a standard HDL which is familiar with hardware designers, and read in the tools rather than hard coded, the tools are "data-driven", and tolerable with the architectural changes due to the design space exploration. The experiments confirm that the developed library is correct, and the functional correctness of applications implemented on the FPGA fabric can be validated by simulation. The placement and routing tools are under development. The completion of the toolkit will enable the development of practical FPGA architectures which, in return, will synergically animate the research on optimization CAD tools.

대용량 마이크로그리드 독립 운전 모드시 가상 인덕터를 활용한 인버터 병렬운전 제어 연구

정교선(Kyosun Jung),김동환(Donghwan Kim),최재호(Jaeho choi) 전력전자학회 2014 전력전자학술대회 논문집 Vol.2014 No.7

파라-쿠마린산의 자외선B 차단 효과

송교선 ( Kyosun Song ),부용출 ( Yong Chool Boo ) 대한화장품학회 2012 대한화장품학회지 Vol.38 No.3

최근 연구에서 잠재적 피부 색소침착 경감제로서 파라-쿠마린산(PCA)의 주목되는 특성이 발견되었다. 본 연구의 목적은 이 물질의 자외선 차단 효과를 탐구하는 것이다. 자외선에 노출된 HaCaT 세포의 생존율에 대한 PCA의 영향을 in vitro에서 조사하고, 자외선 흡수 스펙트럼이 유사한 방향성 아미노산 대사물들의 작용과 비교하였다. In vivo시험으로는 PCA 크림(1.5 %)과 크림 베이스를 SKH-1 무모 쥐의 등 피부에 도포하고 UVB에 의한 염증 반응으로 나타나는 피부색(홍반) 및 두께 변화(부종)를 측정하였다. 크림 도포-자외선 조사는 2일 간격으로 총 12회 반복하였다. HaCaT 세포를 UVB에 노출시켰을 때 광량 의존적으로 세포 생존율이 감소하였다. 자외선 노출(10 mJ cm^-2)에 의한 세포 생존율 감소는 100 μM의 PCA, cinnamic acid, urocanic acid, 그리고 indole acrylic acid에 의해 각각 39, 27, 39, 31 %가 억제되었다. 무모 쥐의 등 부위에 도포된 PCA크림(10 μg cm^-2)은 자외선(150 mJ cm^-2)-노출 피부의 색 지수, 즉 L^*, a^* 및 b^* 값, 그리고 두께의 변화를 각각 59, 50, 58, 53 %씩 억제하였다. 본 연구의 결과는 PCA의 멜라닌 생성 억제 작용을 밝힌 선행 연구와 함께 PCA가 자외선에 노출된 피부의 색소 이상 침착과 염증 반응을 막아줄 수 있음을 시사하였다. Recent studies have uncovered attractive properties of para-coumaric acid (PCA) as a potential skin hywhitening agent. The purpose of the current study was to examine its UVB-shielding effects. Effects of PCA on the viability of HaCaT cells exposed to UVB were assessed in vitro in comparison with other aromatic amino acid metabolites that have similar UV absorption spectra. For in vivo test, PCA cream (1.5 %) and cream base were topically applied to the dorsal skin of SKH-1 hairless mice and the inflammatory responses due to UVB exposure were monitored by changes in skin color (erythema) and thickness (edema). The cream application-UVB exposure regimen was repeated every other day for a total of 12 sessions. When HaCaT cells were irradiated with UVB, there was a dose-dependent decline in cell viability. The cell viability decline due to UVB exposure (10 mJ cm^-2) was significantly prevented by 100 μM PCA, cinnamic acid, urocanic acid, or indole acrylic acid by 39, 27, 39, or 31 %, respectively. Topical application of PCA cream onto the dorsal skin of hairless mice (10 μg cm^-2) attenuated the changes of color parameters, L^*, a^*, b^* values, and thickness of the UVB (150 mJ cm^-2)-exposed skin by 59, 50, 58, and 53 %, respectively. The current study, together with the previous studies that demonstrated the antimelanogenic effects of PCA, suggested that PCA may prevent not only dyspigmentation but also inflammatory reactions in the UVB-exposed skin.

전력용 변압기의 식물성 절연유 적용기술

구교선(Kyosun Koo),권동진(Dongjin Kweon),우정욱(Jungwook Woo),곽주식(Joosik Kwak) 대한전기학회 2012 대한전기학회 학술대회 논문집 Vol.2012 No.11

ABC 표준 셀 매핑 면적 회복

김교선(Kyosun Kim) 대한전자공학회 2019 전자공학회논문지 Vol.56 No.1

학계의 논리 합성 툴과 상용 툴 간의 기술 격차를 극복하기 위한 노력으로 먼저 32-비트 RISC 프로세서인 OpenRISC를 대상으로 UC Berkeley 대학의 ABC와 시높시스 디자인 컴파일러의 표준 셀 매핑을 수행해 본 결과 디자인 컴파일러에 비해 ABC의 결과의 면적이 22% 초과되었다. 이 차이를 분석하여 ABC의 면적 회복 기능에서 누락된 기술들을 도출하였다. 먼저, 표준 셀 매핑에서 ABC가 (1) 듀얼 레일 매핑 중 면적 회복을 위해 한 극성을 제거하는 시기가 너무 이른 문제와 (2) 복수의 주 출력이 함수가 등가이어도 게이트 출력을 공유하지 않고 게이트를 복제하는 문제, 그리고 (3) 래치/플립플롭에 반전 출력이 없는 문제를 도출하여 해결함으로써 약 4%의 면적 감소를 얻었다. 또한, MAJ3와 XOR3와 같은 단일 출력 셀 대신에 전가산기 같이 이들 간에 논리를 공유하여 면적 이득을 얻을 수 있는 다 출력 셀을 매핑 할 수 있도록 함으로써 추가적으로 8%의 면적 감소를 달성하였으며 결과적으로 디자인 컴파일러 결과 대비 면적 평균 오차 범위가 10% 이내가 되었다. 이 과정에서 AIG 근간으로 무손실 합성, 슈퍼게이트, 그리고 진리표 해싱 및 N-등가를 이용한 듀얼 레일 매핑 기술이 복잡하게 구성된 표준 셀 매핑 알고리즘에서 기존 기술의 효율성에 손상을 주지 않고 다 출력 셀 매핑 기능을 추가하는 기술을 개발되었다. (1) 게이트 쌍 찾기와 (2) 깊이 우선 탐색을 사용한 캐리 체인 추출, 그리고 (3) 매칭 단계 초기 모드에 캐리 체인 우선 매칭 등을 포함한다. 잔여 오차는 표준 셀 매핑 문제가 아니라 (1) 하드웨어 추론 과정에서 다중 병렬 비트 멀티플렉서를 디코더를 이용한 곱의 합 구조가 아니라 트리 구조를 사용하여 구현한 문제와 (2) 연산기 공유를 위한 상위 수준 최적화 미적용 문제에 기인하는 것으로 분석되었다. 향후 이들이 구현된다면 오차는 수% 이내가 될 것으로 기대된다. Towards mitigating the technology gap between the academic and commercial synthesis tools, standard cells in a library are mapped to a 32-bit RISC processor, OpenRISC by ABC from UC Berkeley, and Design Compiler from Synopsys. The area of the circuit mapped by ABC is 22% larger than that by Design Compiler. The two mapped circuits are analyzed and compared with each other to identify the techniques missed by ABC but exploited by Design Compiler. First of all (i) postponing of dropping one of the polarities until the last mode of Boolean matching in the dual rail mapping, (ii) removing the gate duplication for each of the primary outputs with an equivalent function, and sharing the output of a gate, and (iii) exploiting the inverted outputs of flip-flops/latches has achieved 4% of area reduction. Also, the mapping of gates with multi-outputs such as the full adder which takes advantage of the area gain due to logic sharing between 3-input majority gate and 3-input XOR gate has enabled additional 8% of area reduction. Therefore, the correlation in terms of the average mapped circuit area between the academic and commercial synthesis tools has been achieved within 10% error. In the process, the AIG-based standard cell mapping provided by the lossless synthesis, supergates, and the dual rail mapping enabled by truth table hashing and N-equivalence, has been incorporated with the multi-output cell mapping without loss of the inherent efficiency. The proposed techniques include (i) collection of gate pairs, (ii) carry chain identification by a simple depth first search, and (iii) carry chain injection at an early mode of the Boolean matching step. The remaining area difference is mainly resulted from (i) the employment of the tree structure rather than the structure with a decoder and sums of products in the implementation of parallel multi-bit multiplexers during the hardware inference, and (ii) the missing high-level optimization for sharing arithmetic units. Only a few percent of error can be expected if those techniques are also implemented in the future.

FPGA를 위한 분석적 배치에서 사전 패킹, 조기 배치 고정 및 밀도 분석 다층화

김교선(Kyosun Kim) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.10

기존 학계의 FPGA 툴 연구는 단순한 가상 아키텍처 모델 가정에 의존해 왔다. 이러한 제약을 극복하기 위한 첫걸음으로 분석적 배치 및 배치 적법화의 기본 알고리즘들을 상용 FPGA의 아키텍처에 적용하는 실제 상황에서 발생되는 이슈들을 도출하여 대안을 제시한 후 그 효과를 평가하였다. 먼저, 코어 사용률이 낮은 FPGA에서 배치된 셀들의 무게 중심이 칩 중심에서 벗어나는 현상이 발생할 수 있는데 이 변위를 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 또한 배치 밀도 평가의 정확도를 높이기 위해 셀 종류별로 별도의 밀도 행렬을 사용하는 다층 분석, 그리고 자원이 매우 한정된 블록의 조기 고정 방안을 제안하였다. 그밖에, 슬라이스 내에서 두 개의 플립플롭이 제어 핀들을 공유하기 때문에 발생하는 호환성 문제를 개선하기 위한 플립플롭 사전 패킹도 제안하였다. 제안된 기법은 상용 FPGA 아키텍처를 정확하게 모델링하고 수정 개선할 수 있는 K-FPGA 패브릭 평가 툴킷을 근간으로 구현되었으며 12개의 실용 예제에 적용하여 기존 방식에 비해 평균적으로 배선 길이 22%, 슬라이스 사용량 5%를 감축하는 효과를 확인하였다. 본 연구는 신규 FPGA 아키텍처 개발을 위한 최적화 CAD 툴 개발 연구의 기초가 될 것으로 기대한다. Previous academic research on FPGA tools has relied on simple imaginary models for the targeting architecture. As the first step to overcome such restriction, the issues on analytic placement and legalization which are applied to commercial FPGAs have been brought up, and several techniques to remedy them are presented, and evaluated. First of all, the center of gravity of the placed cells may be far displaced from the center of the chip during analytic placement. A function is proposed to be added to the objective function for minimizing this displacement. And then, the density map is expanded into multiple layers to accurately calculate the density distribution for each of the cell types. Early fixation is also proposed for the memory blocks which can be placed at limited sites in small numbers. Since two flip-flops share control pins in a slice, a compatibility constraint is introduced during legalization. Pre-packing compatible flip-flops is proposed as a proactive step. The proposed techniques are implemented on the K-FPGA fabric evaluation framework in which commercial architectures can be precisely modeled, and modified for enhancement, and validated on twelve industrial strength examples. The placement results show that the proposed techniques have reduced the wire length by 22%, and the slice usage by 5% on average. This research is expected to be a development basis of the optimization CAD tools for new as well as the state-of-the-art FPGA architectures.