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Variable Length Execution Set을 지원하는 VLIW 아키텍처를 위한 소프트 에러 검출 기법
이종원,조두산,백윤흥,Lee, Jongwon,Cho, Doosan,Paek, Yunheung 한국정보처리학회 2013 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.2 No.3
공정 기술의 발전으로 인해 내장형 시스템에서 소프트 에러 발생 비율이 크게 증가하고 있다. 고성능, 저전력을 특징으로 하는 VLIW 아키텍처가 내장형 시스템에 널리 사용되어 왔는데, 이러한 VLIW 아키텍처에서 명령어 복제를 통해 소프트 에러를 감지하여 신뢰도를 높이고자 하는 연구가 진행되어 왔다. 하지만 기존 연구는 대부분의 상용 VLIW 아키텍처가 코드 크기 감소를 위해 사용하는 VLES 를 고려하지 않고 이루어졌다. 명령어 복제를 통한 신뢰도 향상을 위한 연구가 실용성 및 적용성을 갖추기 위해서는 VLES 를 지원하는 VLIW 아키텍처에 대해 이루어져야 한다. 이에 본 논문에서는 VLES 를 지원하는 VLIW 아키텍처에서 명령어 복제를 위해 필요한 설계 방법을 논하고 이에 따른 실험 결과를 제시하였다. 실험 결과 VLES 를 지원하지 않을 경우에 비해 약 4% 정도의 추가적인 하드웨어 비용을 들여 평균 64% 정도에 달하는 코드 크기 감소 효과를 얻을 수 있었고, 또한 실행 시간에는 추가적인 손실이 발생하지 않음을 알 수 있었다. With technology scaling, soft error rate has greatly increased in embedded systems. Due to high performance and low power consumption, VLIW (Very Long Instruction Word) architectures have been widely used in embedded systems and thus many researches have been studied to improve the reliability of a system by duplicating instructions in VLIW architectures. However, existing studies have ignored the feature, called VLES (Variable Length Execution Set), which is adopted in most modern VLIW architectures to reduce code size. In this paper, we propose how to support instruction duplication in VLIW architecture with VLES. Our experimental results demonstrate that a VLIW architecture with VLES shows 64% code size decrement on average at the cost of about 4% additional cell area as compared to the case of a VLIW architecture without VLES when instruction duplication is applied to both architectures. Also, it is shown that the case with VLES does not cause extra execution time compared to the case without VLES.
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조영필,조두산,백윤흥,Cho, Yeongpil,Cho, Doosan,Paek, Yunheung 한국정보처리학회 2013 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.2 No.5
스마트폰이 널리 사용됨에 따라 이에 탑재되는 어플리케이션이 점차 고도화 되고 있다. 일면 하드웨어의 성능이 소프트웨어의 요구사항을 능가한 모습도 보이는 Personal Computer와는 달리 스마트폰의 경우 보다 얇은 것을 추구하는 디자인적 한계점과 여타 하드웨어에 비해 더딘 발전 속도를 보이는 배터리에 의해 저전력을 추구해야 한다는 한계점으로 인해 하드웨어의 성능이 소프트웨어의 요구사항을 충족시키지 못하는 모습이다. 이를 보완하기 위한 대표적인 기술로 연산 오프로딩이 각광받고 있다. 하지만, 확실히 성능 및 전력 소모에 있어서 이점을 가져다준다는 연구에도 불구하고 오프로딩은 현재 널리 사용되는 기술이 아니다. 이는 기존 오프로딩 프레임워크는 어플리케이션 개발자가 사용하기에 난해한 점이 있기 때문이다. 따라서 본 연구는 어플리케이션 개발자 친화적인 오프로딩 프레임워크인 SorMob을 소개한다. SorMob은 안드로이드 상에서 동작하며, Aspect Oriented Programming 개념을 차용하여 개발자 친화적인 환경을 구축할 수 있었으며 실험을 통해 기존의 오프로딩 프레임워크에 뒤떨어지지 않는 성능을 가지고 있음을 확인할 수 있었다. As smartphones are rapidly and widely spread, their applications request gradually larger computation power. Recently, in the personal computer, computing power of hardware has exceeded performance requirement of software sometimes. Computing power of smartphone, however, will not grow at the same pace as demand of applications because of form factor to seek thinner devices and power limitation by relatively slow technical progress of battery. Computation offloading is getting huge attention as one of solution for the problem. It has not commonly used technology in spite of advantages for performance and power consumption since the existing offloading frameworks are difficult for application developer to utilize. This paper presents an application developer-friendly offloading framework, named SorMob. Based on Aspect Oriented Programming model, SorMob provides a convenient environment for application development, and its performance was verified by comparing with the existing offloading framework.
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동형암호를 위한 FPGA 기반의 하드웨어 가속기에 관한 연구 동향
이용석 ( Yongseok Lee ),백윤흥 ( Yunheung Paek ) 한국정보처리학회 2021 한국정보처리학회 학술대회논문집 Vol.28 No.2
최근 개인 정보 보호를 위해 주목 받고 있는 동형암호 알고리즘은 암호화된 상태로 덧셈과 곱셈 연산이 가능하여, 연산을 위한 복호화 과정 없이 데이터에 대한 가공이 가능하다. 따라서 이러한 동형암호 알고리즘이 개인 정보 보호를 위한 방법으로 떠오르고 있으며, 특히 완전동형암호 알고리즘의 경우 덧셈과 곱셈 연산을 모두 지원하며, 유효 연산 횟수에도 제한이 없어 응용 분야에서 널리 활용될 것으로 예상된다. 그러나, 완전동형암호 알고리즘의 경우 암호문의 크기가 평문대비 크게 증가하고, 다항식으로 구성된 암호문의 덧셈 및 곱셈 연산도 복잡하여 이에 대한 가속이 필요한 실정이다. 이에 FPGA 기반의 동형암호 가속기 개발이 많이 연구되고 있으며, 이를 통해 동형암호 연산의 특징을 이해하고 가속기 연구 동향을 알아보려 한다.
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조정훈(JEONGHUN CHO),백윤흥(YUNHEUNG PAEK),최준식(JUNSIK CHOI) 한국정보과학회 2003 한국정보과학회 학술발표논문집 Vol.30 No.2Ⅰ
Virtually every digital signal processors(DSPs) support on-chip multi- memory banks that allow the processor to access multiple words of data from memory in a single instruction cycle. Also, all existing fixed-point DSPs have irregular architecture of heterogeneous register which contains multiple register files that arc distributed and dedicated to different sets of instructions. Although there have been several studies conducted to efficiently assign data to multi-memory banks, most of them assumed processors with relatively simple, homogeneous general-purpose registers. Therefore, several vendor-provided compilers for DSPs were unable to efficiently assign data to multiple data memory banks, thereby often failing to generate highly optimized code for their machines. This paper presents an algorithm that helps the compiler to efficiently assign data to multi- memory banks. Our algorithm differs from previous work in that it assigns variables to memory banks in separate, decoupled code generation phases, instead of a single, tightly-coupled phase. The experimental results have revealed that our decoupled algorithm greatly simplifies our code generation process; thus our compiler runs extremely fast, yet generates target code that is comparable in quality to the code generated by a coupled approach.
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Preprocessing Methods for Effective Modulo Scheduling on High Performance DSPs
조두산(Doosan Cho),백윤흥(Yunheung Paek) 한국정보과학회 2007 정보과학회논문지 : 소프트웨어 및 응용 Vol.34 No.5
고성능 다중 이슈 DSP의 하드웨어 리소스 사용률을 높이기 위해서, 제공되는 상용 컴파일러는 일반적으로 반복 모듈로 스케쥴링(Iterative Modulo Scheduling)을 포함하고 있다. 하지만, 통신 및 미디어 처리 응용의 루프에 존재하는 과도한 순환 데이타 의존관계는 모듈로 스케쥴링 자유도를 제한하고 있다. 결과적으로, 멀티 이슈를 위한 DSP의 병렬 기능 유닛들은 완전히 사용되고 있지 못하다. 이러한 하드웨어 리소스 저사용 문제를 해결하기 위하여, 이 논문은 효율적인 모듈로 스케쥴링을 위한 새로운 컴파일러 전처리 기법을 기술하고 있다. 제안하는 전처리 기법은 두 가지로서 클로닝과 디스맨틀링으로 불리우며, 이 두가지 기법들은 StarCore SC140 DSP 컴파일러에 구현하여 검증하였다. To achieve high resource utilization for multi-issue DSPs, production compiler commonly includes variants of iterative modulo scheduling algorithm. However, excessive cyclic data dependences, which exist in communication and media processing loops, unduly restrict modulo scheduling freedom. As a result, replicated functional units in multi-issue DSPs are often under-utilized. To address this resource under-utilization problem, our paper describes a novel compiler preprocessing strategy for effective modulo scheduling. The preprocessing strategy proposed capitalizes on two new transformations, which are referred to as cloning and dismantling. Our preprocessing strategy has been validated by an implementation for StarCore SC140 DSP compiler.
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효율적 인 Code Reuse Attack 탐지를 위한 Meta-data 생성 기술
한상준 ( Sangjun Han ),허인구 ( Ingoo Heo ),백윤흥 ( Yunheung Paek ) 한국정보처리학회 2014 한국정보처리학회 학술대회논문집 Vol.21 No.1
최근 들어,모바일 기기의 시스템을 장악하여 중요 정보를 빼내는 등의 악성 행위를 위해 Code Reuse Attack (CRA) 이 널리 사용되고 있다. 이러한 CRA 를 막기 위한 방법으로 branch 의 trace를 분석하여 CRA 고유의 특성을 찾아내는 Signature 기반 탐지 기술이 있다. 이러한 탐지 기술을 효율적으로 지원하기 위하여,본 논문에서는 ARM 프로세서용 바이너리를 분석하여, signature 분석을 위해 필수적으로 분석되어야 하는 gadget 의 크기를 빠르게 접근할 수 있는 meta-data 를 생성하는 기술을 제안한다. 이러한 meta-data 를 활용하는 방식은 gadget 의 크기를 계산하는 주가적인 코드의 수행을 제거해 주므로,더욱 효율적으로 CRA 를 탐지할 수 있도록 도와준다. 실험 결과,이러한 meta-data는 본래의 바이너리 코드 대비 9% 만의 크기 증가를 일으키는 것으로 나타났다.
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