개선된 CENTRIST 알고리즘을 적용한 병렬처리 기반 보행자 인식 구현

정준모,Jung, Jun-Mo 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.3

본 논문은 ROI-CENTRIST 기반 보행자 인식 알고리즘의 병렬처리 방식을 제안한다. 기존의 보행자 인식 방식만을 이용하여 임베디드 환경에서 보행자 인식을 실시간으로 처리하기에는 어려움이 존재한다. 이러한 문제는 기존의 알고리즘에 ROI를 적용한 방식을 병렬로 처리함으로써 해결할 수 있다. 본 논문에서 제안하는 ROI-CENTRIST 기반 보행자 인식의 병렬처리 방식은 기존의 CENTRIST 기반 보행자 인식 방식보다 약 10% 향상된 5.2 fps의 성능을 보인다. In this paper, we propose a parallel processing method of pedestrian detection algorithm based on ROI-CENTRIST. There is a difficulty in the real-time processing of pedestrian detection in the embedded environment, using the conventional pedestrian detection method. This problem can be solved by a parallel processing method of applying the ROI to the conventional algorithm. The proposed parallel processing method of pedestrian detection using ROI-CENTRIST show the result of 5.2 frames per second, which is about 10% improvement over the conventional pedestrian detection method based on CENTRIST.

피드백 네트워크를 사용한 Pseudo 저항을 갖는 LDO 레귤레이터

정준모,Jung, Jun-Mo 한국전기전자학회 2016 전기전자학회논문지 Vol.20 No.1

본 논문에서는 기존 LDO regulator에서 많이 사용 되는 피드백 저항을 Pseudo resistor를 이용하여 동작하기 위한 LDO regulator를 제안한다. 제안 된 Pesudo resistor를 사용한 Feedback network는 기존 피드백 저항보다 면적이 작으면서도 기존 LDO regulator의 역할을 하며, 노이즈를 갖는 LDO regulator의 단점을 보완하고자 제안되었다. 기존 LDO regulator와 비교하여 비슷한 성능을 가짐에도 불구하고, Overshoot를 감소시키고 면적을 줄여 더 높은 효율을 제공할 수 있다. 설계한 회로는 동부 하이텍의 0.18um CMOS 공정을 이용하였다. In this paper, we propose LDO regulator to operate using Pseude resistor instead of widely used Feedback resistor in conventional LDO regulator. Proposed Feedback network using Pseudo resistor has smaller area than the conventional feedback resistor and plays the role of an conventional LDO regulator. Thus, it has been proposed to compensate for the disadvantages of LDO regulator with noise. Although proposed LDO regulator compared with conventional LDO regulator has similar performance, this LDO regulator provide higher efficiency by reducing the overshoot and decreasing the area. This circuit was designed to using a Dongbu Hitek 0.18um CMOS process.

CMOS 회로의 Stuck-open 고장검출을 위한 로보스트 테스트 생성

정준모,임인칠,Jung, Jun-Mo,Lim, In-Chil 대한전자공학회 1990 전자공학회논문지 Vol. No.

본 논문에서는 CMOS 회로의 stuck-open 고장 검출을 위한 로브스트(robust)테스트 생성방법을 제안한다. CMOS 회로에 대한 입력 벡터들간의 비트(bit)위치와 해밍중(Hamming weight)의 관계를 고려하여 초기화 패턴을 구함으로써 stuck-open 고장검출을 위한 테스트 생성 시간을 감소시킬 수 있으며, 고장검출을 어렵게하게 하는 입력변이지연(input transition skew)의 문제를 해결하고, 테스트 사이퀸스의 수를 최소화시킨다. 또한 회로에 인가할 초기화 패턴과 테스트 패턴간의 해밍거리(hamming distance)를 고려하여 테스트 사이퀸스를 배열하므로써 테스트 사이퀸스의 수를 감소시킨다. In this paper robust test generation for stuck-open faults in CMOS circuits is proposed. By obtaining initialization patterns and test patterns using the relationship of bit position and Hamming weight among input vectors for CMOS circuit test generation time for stuck-open faults can be reduced, and the problem of input transition skew which make fault detection difficult is solved, and the number of test sequences are minimized. Also the number of test sequences is reduced by arranging test sequences using Hamming distance between initialization patterns and test patterns for circuit.

재접합 또는 재혈행화된 하지에서 연부 조직 결손의 재건을 위한 교차 하지 유리 피판술

정준모(Jun Mo Jung),김주성(Joo Sung Kim),백구현(Goo Hyun Baek),정문상(Moon Sang Chung),우상훈(Sang Hun Woo) 대한정형외과학회 2001 대한정형외과학회지 Vol.36 No.6

피드백 감지 회로 구조로 인한 향상된 Load Regulation 특성을 가진 LDO 레귤레이터

정준모(Jun-Mo Jung) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.4

본 논문에서는 피드백 감지 회로 구조로 인하여 향상된 load regulation 특성을 개선시킨 LDO를 제안하였다. LDO 레귤레이터 내부 오차증폭기의 출력단과 패스 트랜지스터의 입력단 사이에 제안된 feedback 감지 회로를 추가하여 출력에 들어오는 델타 값의 regulation을 개선시켜 기존의 LDO 레귤레이터보다 개선된 load Regulation 특성의 전압 값을 갖는다. 제안된 회로는 Cadence의 Spectre, Virtuoso 시뮬레이션을 이용하여 삼성 0.13um 공정에서 특성을 시뮬레이션 하였다. In this paper Low Drop-Out (LDO) regulator that improved load regulation characteristics due to the feedback detection structure. The proposed feedback sensing circuit is added between the output of the LDO’s internal error amplifier and the input of the pass transistor to improve the regulation of the delta value coming into the output. It has a voltage value with improved load regulation characteristics than existing LDO regulator. The proposed LDO structure was analyzed in Samsung 0.13um process using Cadence’s Virtuoso, Spectre simulator.

내장 자체 테스트의 low overhead 를 위한 공간 압축기 설계

정준모(Jung Jun Mo) 한국정보처리학회 1998 정보처리학회논문지 Vol.5 No.9

This thesis proposes a design algorithm of an efficient space response compactor for Built-In Self-Testing of VLSI circuits. The proposed design algorithm of space compactors can be applied independently from the structure of Circuit Under Test. There are high hardware overhead cost in conventional space response compactors and the fault coverage is reduced by aliasing which maps faulty circuit's response to fault-free one. However, the proposed method designs space response compactors with reduced hardware overheads and does not reduce the fault coverage comparing to conventional method. Also, the proposed method can be extended to general N-input logic gate and design the most efficient space response compactors according to the characteristics of output sequence from CUT. The proposed design algorithm is implemented by C language on a SUN SPARC Workstation, and some experiment results of the simulation applied to ISCAS'85 benchmark circuits with pseudo random patterns generated by LFSR(Linear Feedback Shift Register) show the efficiency and validity of the proposed design algorithm.

비선형 3차원 유한요소 모델을 이용한 동적 충격하중 상태에서 요추의 응력분포의 해석

정준모(Jun-Mo Jung),이춘기(Choon-Ki Lee),김영은(Young-Eun Kim),서활(Hwal Suh) 대한정형외과학회 1995 대한정형외과학회지 Vol.30 No.4

스캔체인의 레이아웃 거리를 고려한 Test Wrapper 설계

정준모(Jung, Jun-Mo) 한국산학기술학회 2008 한국산학기술학회 학술대회 Vol.- No.-

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 테스트 하기 위해서는 외부 TAM line에 각 스캔체인들을 할당해야 한다. IP 내 에 존재하는 스캔체인들은 스캔체인간 레이아웃 거리를 갖게 되며 이 거리가 클럭주기를 넘어가는 경 우 체인의 타이밍 위반(Timing violation)이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않 도록 체인간 거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

Floating-Body기술을 이용한 낮은 트리거 전압을 갖는 GCNMOS 기반의 ESD 보호회로에 관한 연구

정준모(Jun-Mo Jung) 한국전기전자학회 2017 전기전자학회논문지 Vol.21 No.2

본 논문에서는 Floating기술을 이용한 GCNMOS 기반의 ESD(Electrostatic Discharge)보호회로를 제안한다. 제안된 보호회로의 특성 분석을 위해서 시놉시스사의 TCAD 시뮬레이션을 이용하였으며 기존의 GGNMOS, GCNMOS와 비교 분석하였다. 제안된 보호회로는 Gate coupling과 Body floating기술을 적용하였으며 기존 ESD보호회로인 GGNMOS, GCNMOS와 비교하여 더 낮은 4.86V의 트리거 전압 및 1.47ns의 짧은 턴-온 타임 특성을 갖는다. In this paper, a structure of GCNMOS based ESD protection circuit using floating-body technique is proposed. TCAD simulation of Synopsys was used to compare with the conventional GGNMOS and GCNMOS. Compared with the conventional GCNMOS, the proposed ESD protection circuit has lower trigger voltage and faster turn-on-time than conventional circuit because of the added NMOSFET. In the simulation result, the triggering voltage of the proposed ESD protection circuit is 4.86V and the turn-on-time is 1.47ns.

SoC 내의 효율적인 Test Wrapper 설계

정준모(Jung, Jun-Mo) 한국산학기술학회 2009 한국산학기술학회논문지 Vol.10 No.6

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 테스트하기 위해서는 외부 TAM 라인(line)에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 정상모드에서는 타이밍 위반(Timing Violation)이 발생하지 않도록 레이아웃이 되지만, 테스트 모드에서는 TAM 라인(line)과 연결되는 스캔체인들 간에 부가적인 레이아웃 거리를 갖게 되므로 스캔체인에서 타이밍 위반이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 레이아웃거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다. We present the efficient test wrapper design methodology considering the layout distance of scan chain. To test the scan chains in SoC, the scan chains must be assigned to external TAM(Test Access Mechanism) lines. The scan chains in IP were placed and routed without any timing violation at normal mode. However, in test mode, the scan chains have the additional layout distance after TAM line assignment, which can cause the timing violation of flip-flops in scan chains. This paper proposes a new test wrapper design considering layout distance of scan chains with timing violation free.