동시 양방향 통신이 가능한 2-Gbps 인덕터 결합 링크

전민기,유창식,Jeon, Minki,Yoo, Changsik 대한전자공학회 2013 전자공학회논문지 Vol.49 No.11

본 논문에서는 동시에 양방향 통신이 가능한 inductively-coupled link를 제안하고자 한다. 기존의 inductively-coupled link의 경우 채널을 통해 양방향 데이터 전송이 가능하지만 동시에 양방향으로 데이터 전송은 불가능하였다. Echo를 효과적으로 제거함으로써 동시에 양방향 통신이 가능하게 하였고 데이터 전송률 또한 높일 수 있었다. 동시에 양방향 통신 구조에서 각각의 chip은 송신과 수신을 동시에 수행한다. 테스트를 위해 3차원으로 chip을 적층하는 대신 하나의 chip 내에서 유사한 테스트 환경을 구현하였으며 $0.13-{\mu}m$ CMOS 공정을 이용하여 제작 되었다. A simultaneous bidirectional inductively-coupled link is presented. In the conventional inductively-coupled link, data can be bidirectionally transmitted through channel, however not simultaneously. We propose simultaneous bidirectional link for higher data rate with effective echo cancellation technique. Each chip performs TX-mode and RX-mode simultaneously. Instead chip stacking for test, similar test enviroment is realized in a single chip that is fabricated in a $0.13-{\mu}m$ standard CMOS technology.

System-on-Glass를 구현하기 위한 저항 matching 및 poly-Si TFT특성을 기존 아날로그 회로를 이용하여 분석

김대준,이균렬,유창식,Kim Dae-June,Lee Kyun-Lyeol,Yoo Changsik 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.2

System-on-Glass 아날로그 회로를 구현하기 위해 요구되는 저항 matching 및 poly-Si TFT 특성을 기존 아날로그 회로를 이용하여 조사하였다. 저항 값, poly-Si TFT의 문턱전압 및 이동도의 matching 조건을 디스플레이 시스템의 해상도에 따라 유도하였다. 또한, 소스 드라이버를 구현하기 위해 요구되는 poly-Si TFT의 유효 이동도를 다양한 패널 크기에 따라서 분석하였다. Using the existing analog circuits, required resistor matching and Poly-Si TFT characteristics are investigated for the implementation of analog circuits to be integrated on System-on-Glass. Matching requirements on resistor values, threshold voltage and mobility of poly-Si TFT are derived as a function of the resolution of display system. Also, the effective mobility of poly-Si TFT required for the realization of source driver is analyzed for various panel sizes.

System-On-Glass를 위한 Poly-Si TFT 소 면적 DC-DC 변환회로

이균렬,김대준,유창식,Lee Kyun-Lyeol,Kim Dae-June,Yoo Changsik 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.2

System-on-glass를 위해 poly-Si TFT로 면적이 작으면서도 리플전압을 최소화한 DC-DC 전압 변환회로를 개발하였다. 전압 변환회로는 전하 펌핑 회로, 문턱전압 변화를 보상한 비교기, 오실레이터, 버퍼, 다중 위상 클럭을 만들기 위한 지연 회로로 구성된다. 제안한 다중 위상 클럭킹을 적용함으로써 클럭 주파수 또는 필터링 캐패시터의 증가 없이도 낮은 출력 리플전압을 얻음으로써 DC-DC 변환기의 면적을 최소화 하였다. 제안한 DC-DC 변환회로를 제작하여 측정한 결과 $R_{out}=100k\Omega,\;C_{out}=100pF$, 그리고 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서의 리플전압은 각각 590mv와 215mv인 반면 4-위상 클럭킹을 적용한 구조에서는 123mV이다. 그리고 50mV의 리플전압을 가지기 위해 필요한 필터링 캐패시터의 크기는 $I_{out}=100uA$와 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서는 각각 1029pF와 575pF인 반면 4-위상과 6-위상 클럭킹을 적용한 구조에서는 단지 290pF와 157pF만이 각각 요구된다. 구조별 효율로는 Dickson 구조의 전하 펌프에서는 $59\%$, 기존의 cross-coupled 구조와 본 논문에서 제안한 4-위상을 적용한 cross-coupled 구조의 전하 펌프에서는 $65.7\%$와 $65.3\%$의 효율을 각각 가진다. An area-efficient DC-DC voltage up-converter in a poly-Si TFT technology for system-on-glass is described which provides low-ripple output. The voltage up-converter is composed of charge-pumping circuit, comparator with threshold voltage mismatch compensation, oscillator, buffer, and delay circuit for multi-phase clock generation. The low ripple output is obtained by multi-phase clocking without increasing neither clock frequency nor filtering capacitor The measurement results have shown that the ripple on the output voltage with 4-phase clocking is 123mV, while Dickson and conventional cross-coupled charge pump has 590mV and 215mV voltage ripple, respectively, for $Rout=100k\Omega$, Cout-100pF, and fclk=1MHz. The filtering capacitor required for 50mV ripple voltage is 1029pF and 575pF for Dickson and conventional cross-coupled structure, for Iout=100uA, and fclk=1MHz, while the proposed multi-phase clocking DC-DC converter with 4-phase and 6-phase clocking requires only 290pF and 157pF, respectively. The efficiency of conventional and the multi-phase clocking DC-DC converter with 4-phase clocking is $65.7\%\;and\;65.3\%$, respectively, while Dickson charge pump has $59\%$ efficiency.

디지털 쵸핑 방법을 사용하는 스토캐스틱 플래시 아날로그-디지털 변환기

유원준(Wonjun Yoo),김찬규(Changyu Kim),정동혁(Donghyeok Jung),전민기(Minki Jeon),유창식(Changsik Yoo) 대한전자공학회 2016 대한전자공학회 학술대회 Vol.2016 No.11

인덕티브 커플링 송수신 회로를 위한 신호 전달 기법

이장우(Jang-Woo Lee),유창식(Changsik Yoo) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.7

본 논문에서는 인덕티브 커플링 송수신 회로를 위한 효과 적인 신호 전달 기법을 제안하기 위하여 인덕티브 커플링 채널과 기존의 신호 전달 기법들을 분석 하였다. 신호 전달 기법을 공정히 비교하기 위하여 새로운 성능 비교 지수를 소개하고 이를 토대로 비교 결과를 산출할 시 NRZ 신호 전달 기법이 기존에 제안 되었던 BPM 신호 전달 기법보다 더 우수함을 나타내었다. 모의실험은 CMOS 0.13μm 공정을 이용하여 송수신 회로를 설계하였으며 인덕터는 칩 내 spiral 인덕터를 가정하여 모델링 하였다. To propose effective signaling scheme for inductive coupling link, inductive coupling channel and signaling schemes are analyzed. For fair comparison of various signaling schemes, a signal quality factor (Qsignal) is introduced and the NRZ signal scheme shows better signal quality factor than BPM signaling schemes. For simulation, the transmitter for inductive coupling link is designed with 0.13μm CMOS process and the inductor is modeled as spiral inductor in chip.

싱글 LC-탱크 전압제어발진기를 갖는 2~6㎓의 광대역 CMOS 주파수 합성기

정찬영(Chan-Young Jeong),유창식(Changsik Yoo) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.9

본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 2∼6㎓의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도록 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 0.18㎛ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 0.92㎟의 칩 면적을 차지하며, 1.8V 전원에서 36㎽ 이하의 전력을 소모한다. PLL은 8㎲보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1㎒ 오프셋에서 -110㏈c/㎐보다 작다. This paper describes a 2∼6㎓ CMOS frequency synthesizer that employs only one LC-tank voltage controlled oscillator (VCO). For wide-band operation, optimized LO signal generator is used. The LC-tank VCO oscillating in 6∼8㎓ provides the required LO frequency by dividing and mixing the VCO output clocks appropriately. The frequency synthesizer is based on a fractional-N phase locked loop (PLL) employing third-order 1-1-1 MASH type sigma-delta modulator. Implemented in a 0.18㎛ CMOS technology, the frequency synthesizer occupies the area of 0.92㎟with off-chip loop filter and consumes 36㎽ from a 1.8V supply. The PLL is completed in less than 8㎲. The phase noise is -110㏈C/㎐ at 1㎒ offset from the carrier.

전압 제어 발진기 기반 연속시간 시그마 델타 모듈레이터 아날로그-디지털 변환기

정동혁(Donghyeok Jeong),유창식(Changsik Yoo) 대한전자공학회 2021 전자공학회논문지 Vol.58 No.4

VCO(voltage controlled oscillator)를 기반으로 연속시간 시그마 델타 모듈레이터를 구현하는 것은 반도체 공정이 발달할수록 확실한 이점을 얻을 수 있다. VCO는 기본적으로 인버터를 기반으로 구현되기 때문에, 반도체 공정 발달에 따라 그 속도가 증가하기 때문이다. 또한 VCO는 시간 영역에서 동작하기 때문에, 공정 발달에 따른 동작 전압 영역이 낮아지더라도 충분히 넓은 dynamic range를 유지할 수 있는 장점이 있다. 이러한 장점들은 VCO 기반 연속시간 시그마-델타 모듈레이터 아날로그-디지털 변환기 구현에 충분히 매력적으로 다가올 수 있다. 본 논문은 VCO 기반 연속시간 시그마-델타 모듈레이터 아날로그-디지털 변환기는 28㎚ CMOS 공정 모델을 사용하여 구현했다. 모델링 시뮬레이션 결과를 토대로 1.6㎓ 샘플링 클록을 이용하여 80㎒의 대역폭과 70.0㏈의 peak 노이즈-왜곡 대비 신호 크기를 가지는 것을 확인했다. Implementing a continuous-time sigma delta modulator based on a voltage-controlled oscillator can gain certain advantages as the semiconductor process develop. This is because the voltage-controlled oscillator is basically implemented based on an inverter, and its speed increases with the development of semiconductor processes. In addition, since the voltage-controlled oscillator operates in the time domain, there is an advantage of maintaining a sufficiently wide dynamic range even when the operating voltage range according to process development is lowered. These advantages can be attractive enough to implement a continuous-time sigma-delta modulator analog-to-digital converter based on a voltage controlled oscillator. In this paper, a continuous time sigma-delta modulator analog-to-digital converter based on a voltage-controlled oscillator is implemented using a 28㎚ CMOS process model. Trough behavioral modeling simulation, it has a bandwidth of 80㎒ and a signal-to-noise and distortion ratio (SNDR) is 70.0㏈ using a 1.6㎓ sampling clock.

오디오 D/A 컨버터를 위한 인터폴레이티드 디지털 델타-시그마 변조기

노진호(Jinho Noh),유창식(Changsik Yoo) 대한전자공학회 2012 전자공학회논문지 Vol.49 No.11

디지털 입력 D급 증폭기는 보청기에서 사용되고 있으며 D급 증폭기는 디지털 회로와 아날로그 회로로 구성되어진다. 아날로그 회로는 가청 주파수 대역에서 잡음을 억제하고 디지털 입력을 아날로그 신호로 변환한다. 본 논문에서 제안한 인터폴레이티드 디지털 델타-시그마 변조기는 디지털 신호 처리기의 출력 신호를 D/A 변조기 입력에 적합하도록 데이터를 변조시킨다. 디지털 필터는 16-bit, 25-kbps 펄스 코드 변조 신호를 16-bit, 50-kbps 신호로 보간 작업을 한다. 이 보간 필터 출력은 3차 디지털 델타-시그마 변조기를 통하여 노이즈 쉐이핑(noise shaping) 처리된다. 최종적으로, 1.5-bit, 3.2-Mbps 신호가 D/A변조기 입력으로 인가된다. A digital input class-D audio amplifier is presented for digital hearing aid. The class-D audio amplifier is composed of digital and analog circuits. The analog circuit converts a digital input to a analog audio signal (DAC) with noise suppression in the audio band. An interpolated digital delta-sigma modulator is used to convert data types between digital signal processor (DSP) and digital-to-analog converter (DAC). An 16-bit, 25-kbps pulse code modulated (PCM) input is interpolated to 16-bit, 50-kbps by a digital filter. The output signal of interpolation filter is noise-shaped by a third-order digital sigma-delta modulator (SDM). As a result, 1.5-bit, 3.2-Mbps signal is applied to simple digital to analog converter.

양방향으로 동작하는 DC-DC Converter를 이용하는 무선 전력 송수신기 개발

문영진(Young-Jin Moon),유창식(Changsik Yoo) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.7

본 논문에서는 무선으로 전력을 수신할 뿐만 아니라 송신 할 수 있는 기능을 수행하는 무선 전력 송수신기를 위한 양방향으로 동작하는 DC-DC converter를 제안하였다. 일반적으로 무선 전력 송수신기의 경우 2개의 DC-DC converter와 이로 인한 2개의 외부 인덕터가 필요하지만 제안된 DC-DC converter를 적용하여 1개의 DC-DC converter와 1개의 외부 인덕터로 무선전력 송수신이 가능하도록 하여 전체 시스템의 크기를 줄였다. 제안된 양방향으로 동작하는 DC-DC converter는 0.35μm BCDMOS 공정을 이용하여 제작하였으며 무선 전력 수신 상황에서 강압 converter로 동작하여 3W의 출력 상황에서 91%의 효율을 가지며 무선 전력 송신 상황에서는 승압 converter로 동작하여 3W의 출력 상황에서 90%의 효율을 갖는다. 양방향으로 동작하는 DC-DC converter와 효율을 극대화 할 수 있는 제안된 기법들을 적용한 무선 전력 송수신기는 수신 상황에서 81.7%, 송신 상황에서 76.5%의 효율을 갖는다. A bi-directional DC-DC converter has been developed for a wireless power transceiver which enables a device to receive and transmit power wireless. Generally, the wireless power transceiver requires two DC-DC covnerter and two external inductors. However, the proposed wireless power transceiver requires only one DC-DC converter and one inductor, allowing small form-factor. The bi-directional DC-DC converter implemented in 0.35μm BCDMOS process operates as a buck converter at the wireless power receiving mode and the power efficiency is 91% when the ouput power is 3W. In the wireless power transmitter mode, the DC-DC converter operates as a boost converter. With the bi-directional DC-DC converter and the proposed efficiency maximizing techniques, the power efficiency of wireless power transceiver is 81.7% in receiver mode and 76.5% in transmitter mode.

1/8-Rate Phase Detector를 이용한 클록-데이터 복원회로

배창현(Chang-Hyun Bae),유창식(Changsik Yoo) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.1

본 논문에서는 1/8-rate 위상검출기를 이용한 클록-데이터 복원회로를 제안한다. 기존의 full-rate 또는 half-rate 위상검출기의 사용은 동일 데이터 속도에서 복원된 클록의 주파수가 상대적으로 높아야 하므로 샘플링회로와 VCO의 설계에 부담으로 작용한다. 본 논문에서는 복원된 클록의 주파수를 낮추기 위해 1/8-rate 클록을 사용할 수 있는 위상검출기를 구성하고 Linear equalizer를 위상검출기 입력에 사용하여 복원된 클록의 지터를 감소시켰다. 테스트 칩은 0.13-μm CMOS 공정으로 제작되었고 입력은 3-Gb/s PRBS 데이터 패턴, 동작전압은 1.2-V에서 측정되었다. In this paper, a clock-data recovery using a 1/8-rate phase detector is proposed. The use of a conventional full or half-rate phase detector requires relatively higher frequency of a recovered clock, which is a burden on the design of a sampling circuit and a VCO. In this paper, a 1/8-rate phase detector is used to lower the frequency of the recovered clock and a linear equalizer is used as a input circuit of a phase detector to reduce the jitter of the recovered clock. A test chip fabricated in a 0.13-μm CMOS process is measured at 1.5-GHz for a 3-Gb/s PRBS input and 1.2-V power supply.