특화 공공도서관 실내 색채 분석 및 개선 방향 제안 - 광주시 공공도서관을 중심으로 -

한건희(GunHee Han),이윤진(YounJin Lee) 한국색채학회 2022 한국색채학회 학술대회 Vol.2022 No.5

이식형 심장 박동 조절 장치용 저 전력 4차 대역통과 Gm-C 필터

임승현(Seunghyun Lim),한건희(Gunhee Han) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.1

저 전력 소모는 의료용 이식 장치에서 매우 중요한 요소가 된다. 본 논문에 제안된 이식형 심장 박동 조절기의 감지 단에 필요한 저 전력 4차 Gm-C 필터는 다단 증폭 단으로 구현 되었다. 매우 큰 시상수를 구현 하기 위해서 전류 분할 및 플로팅-게이트 기법이 적용된 OTA가 사용되었다. 측정 결과, 필터는 50 ㏈의 SFDR을 가지며, 1.8 μ,W의 전력이 소모 되었다. 전원 전압은 1.5 V가 공급되었고, 코어는 2.4 ㎜ × 1.3 ㎜ 의 실리콘 면적을 차지한다. 제안된 필터는 1-poly 4-metal 0.35-㎛ CMOS 공정에서 제작 되었다. Low power consumption is crucial for medical implantable devices. A low-power 4th-order band-pass Gm-C filter with distributed gain stage for the sensing stage of the implantable cardiac pacemaker is proposed. For the implementation of large-time constants, a floating-gate operational transconductance amplifier with current division is employed. Experimental results for the filter have shown a SFDR of 50 ㏈. The power consumption is below 1.8 ㎼, the power supply is 1.5 V, and the core area is 2.4 ㎜ × 1.3 ㎜. The filter was fabricated in a 1-poly 4-metal 0.35-㎛ CMOS process.

옵셋이 제거된 승자 독점 회로

김동수(Dongsoo Kim),이인희(Inhee Lee),한건희(Gunhee Han) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.5

아날로그 WTA 회로의 성능은 코너 오차와 옵셋 오차에 영향을 받는다. 코너 오차는 큰 트랜스컨덕턴스를 가진 트랜지스터가 그 해결방안으로 제시되고 있지만, 소자 부정합에 의한 옵셋 오차 제거 방법에 대한 연구는 아직 미진한 상태이다. 본 논문은 WTA에서의 옵셋 오차를 분석하고, 옵셋을 줄이는 설계 가이드라인과 발생한 옵셋의 영향을 제거하는 회로를 제안한다. 실험 결과는 이론적 분석의 타당함과 옵셋 오차가 현저하게 개선되었음을 보여준다. The performance of an analog winner-take-all (WTA) circuit is affected by the corner error and the offset error. Despite the fact that the corner error can be reduced with large transconductance of the transistor, the offset error caused by device mismatch has not been completely studied. This paper presents the complete offset error analysis, and proposes low offset design guidelines and an offset cancellation scheme. The experimental results show good agreement with the theoretical analysis and the drastic improvement of the offset error.

높은 Throughput을 가지는 패킷 통신 구현을 위한 인체통신 수신기 회로

김태형(Taehyoung Kim),정종호(Jongho Jung),한건희(Gunhee Han) 대한전자공학회 2022 대한전자공학회 학술대회 Vol.2022 No.6

심장박동 조절장치를 위한 1V 아날로그 CMOS 전단 처리기

채영철(Youngcheol Chae),이정환(Jeongwhan Lee),이인희(Inhee Lee),한건희(Gunhee Han) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.1

심장박동 조절장치를 위한 저전압 저전력 전단 처리기를 제안한다. 제안된 회로는 80 ㎐에서 120 ㎐의 대역폭을 가지는 4차의 스위치드 커패시터 필터와 0 ㏈에서 24 ㏈까지 0.094 ㏈ 간격으로 전압이득의 조절이 가능한 전압증폭기를 구현하였다. 낮은 전압에서 동작하고, 전력소모를 극소화 하기위해서 인버터 기반의 스위치드 커패시터 회로를 사용하였으며, 인버터가 가지는 작은 전압이득을 보상하기 위해서 상호상관 기법을 사용하였다. 제안된 회로는 0.35-㎛ CMOS 공정을 이용하여 구현되었으며, 5㎑의 샘플링 주파수에서 80-㏈의 SFDR을 가진다. 이때 전력소모는 1 V의 전원전압에서 330 ㎻에 불과하다. A low-voltage, low-power analog CMOS front-end for a cardiac pacemaker is proposed. The circuits include a 4th order switched-capacitor (SC) filter with a passband of 80-120 ㎐ and a SC variable gain amplifier whose control range is from 0 to 24-㏈ with 0.094 ㏈ step. An inverter-based switched-capacitor circuit technique is used for low-voltage operation and ultra-low power consumption, and correlated double sampling technique is used for reducing the finite gain effect of an inverter. The proposed circuit has been designed in a 0.35-㎛ CMOS process, and it achieves 80-㏈ SFDR at 5-㎑ sampling frequency. The power consumption is only 330 ㎻ at 1-V power supply.

경로 지연 고장 테스팅을 위한 부분 확장 주사 방법

김원기 ( Won Gi Kim ),김명균 ( Myung Gyun Kim ),강성호 ( Sungho Kang ),한건희 ( Gunhee Han ) 한국정보처리학회 2000 정보처리학회논문지 Vol.7 No.10

delay test becomes which guarantees that semiconductor integrated circuits operate in time. In this paper, we propose a new partial enhanced scan method that can generate test patterns for path delay faults effectively. We implemented a new partial enhanced scan method based on an automatic test pattern generator(ATPG) which uses implication and justification. First, we generate test patterns in the standard scan environment. And if test patterns are not generated regularly in the scan chain, we determine flip-flops which applied enhanced scan flip-flops using the information derived for running an automatic test pattern generator in the circuit. Determining enhanced scan flip-flops are based on a fault coverage or a hardware overhead. Through the experiment for ISCAS 89 benchmark sequential circuits, we compared the fault coverage in the standard scan environment and enhance scan environment, partial enhanced scan environment. And we proved the effectiveness of the new partial enhanced scan method by identifying a high fault coverage.

아날로그 어댑티브 이퀄라이저를 이용한 120-㏈Ω 8-Gb/s CMOS 광 수신기

이동명(Dongmyung Lee),최부영(Booyoung Choi),한정원(Jungwon Han),한건희(Gunhee Han),박성민(Sung Min Park) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.6

트랜스임피던스 증폭기는 전체 광 수신기의 성능을 결정하는 가장 핵심적인 블록으로써 높은 트랜스임피던스 이득과 기가 비트급의 넓은 대역폭을 요구한다. 본 논문에서는 아날로그 어댑티브 이퀄라이저를 이용하여 트랜스임피던스 증폭기의 대역폭을 보상하고, 리미팅 증폭기를 이용하여 전체 트랜스임피던스 이득을 증가 시키는 단일 칩 광 수신기의 아날로그 회로를 제안한다. 0.13㎛ CMOS 공정을 이용하여 설계한 광 수신기는 포스트 레이아웃 시뮬레이션 결과, 120㏈Ω의 트랜스임피던스 이득과 5.88㎓의 대역폭을 갖는다. 수동 인덕터 소자를 사용하는 대신 네거티브 임피던스 컨버터 회로를 적용함으로써 0.088㎟의 매우 작은 칩 사이즈를 갖는다. Transimpedance amplifier(TIA) is the most significant element to determine the performance of the optical receiver, and thus the TIA must satisfy the design requirements of high gain and wide bandwidth. In this paper, we propose a novel single chip optical receiver that exploits an analog adaptive equalizer and a limiting amplifier to enhance the gain and bandwidth performance, respectively. The proposed optical receiver is designed by using a 0.13㎛ CMOS process and its post-layout simulations show 120㏈Ω transimpedance gain and 5.88㎓ bandwidth. The chip core occupies the area of 0.088㎟, due to utilizing the negative impedance converter circuit rather than using on-chip passive inductors.

CDMA 기반 무선 원격계측용 모뎀의 FPGA 구현 및 테스트

이서구(Seogoo Lee),정석호(Seokho Chung),이성주(Seongjoo Lee),한건희(Gunhee Han),김재석(Jaeseok Kim) 한국통신학회 2002 한국통신학회 학술대회논문집 Vol.2002 No.7

심장박동 조절장치를 위한 저전압 저전력 델타 시그마 모듈레이터

채영철(Youngcheol Chae),이정환(Jeongwhan Lee),이인희(Inhee Lee),한건희(Gunhee Han) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.1

심장박동 조절장치를 위한 저전압 저전력 델타 시그마 모듈레이터를 제안하였다. 제안된 회로는 feedforward 구조를 이용한 델타 시그마 모듈레이터 단을 계단식 형태로 설계하였으며, 이를 통하여 저전압 환경에서도 비교적 높은 해상도를 구현할 수 있었다. 인버터 기반의 스위치드 커패시터 회로를 이용하여 전력소모를 최소화 하고, 낮은 전압에서도 동작 가능하도록 설계되었다. 제안된 회로는 0.35-㎛ CMOS 공정을 이용하여 구현되었으며, 샘플링 주파수가 7.6 ㎑ 이고 120㎐ 대역폭에서 61-㏈ SNDR, 63-㏈ SNR, 그리고 65-㏈ DR 을 가진다. 이때 전력소모는 1-V 전원전압에서 280 ㎻ 에 불과하다. A low voltage, low power delta-sigma modualtor is proposed for cardiac pacemaker applications. A cascade of delta-sigma modulator stages that employ a feedforward topology has been used to implement a high-resolution oversampling ADC under the low supply. An inverter-based switched-capacitor circuit technique is used for low-voltage operation and ultra-low power consumption. An experimental prototype of the proposed circuit has been implemented in a 0.35-㎛ CMOS process, and it achieves 61-㏈ SNDR, 63-㏈ SNR, and 65-㏈ DR for a 120-㎐ signal bandwidth at 7.6-㎑ sampling frequency. The power consumption is only 280 ㎻ at 1-V power supply.

청각신경신호 검출 장치용 다중채널 아나로그 프론트엔드

천지민(Jimin Cheon),임승현(Seunghyun Lim),이동명(Dongmyung Lee),장은수(Eunsoo Chang),한건희(Gunhee Han) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.1

청신경의 이상으로 발생하는 감각신경성 난청의 경우, 달팽이관이나 청각신경에 전극을 이식하여 전기자극을 가함으로써 청지각을 살릴 수 있다. 이를 위해 우선적으로, 각 청각신경들이 담당하여 인지할 수 있는 소리의 주파수 분포를 표시한 음계소 지도를 파악해야 한다. 본 논문에서는 청각신경신호 검출 장치용 다중채널 아나로그 프론트엔드 회로를 제안한다. 제안된 아나로그 프론트엔드의 각 채널은 AC 커플링 회로, 저 전력 4차 Gm-C LPF와 단일 기울기 ADC로 이루어진다. AC 커플링 회로는 청각신호의 불확실한 DC 전압 레벨을 제거하고 AC 신호만 전달한다. Gm-C LPF는 청각신호의 대역폭을 고려하여 설계되었으며, 플로팅-게이트 기법이 적용된 OTA를 사용하였다. 채널별 ADC를 구현하기 위해서, 최소의 면적으로 구현할 수 있는 단일 기울기 ADC 구조를 사용하였다. 측정 결과, AC 커플링 회로와 4차 Gm-C LPF는 100 ㎐ - 6.95 ㎑의 대역폭을 가지며, 단일 기울기 ADC는 7.7 비트의 유효 해상도를 가진다. 그리고, 채널 당 12 ㎼의 전력이 소모 되었다. 전원 전압은 3.0 V가 공급되었고, 코어는 2.6 ㎜ × 3.7 ㎜ 의 실리콘 면적을 차지한다. 제안된 아나로그 프론트엔드는 1-poly 4-metal 0.35-㎛ CMOS 공정에서 제작 되었다. In case of sensorineural hearing loss, auditory perception can be activated by electrical stimulation of the nervous system via electrode implanted into the cochlea or auditory nerve. Since the tonotopic map of the human auditory nerve has not been definitively identified, the recording of auditory nerve signal with microelectrode is desirable for determining the tonotopic map. This paper proposes the multi-channel analog front-end for auditory nerve signal detection. A channel of the proposed analog front-end consists of an AC coupling circuit, a low-power 4th-order Gm-C LPF, and a single-slope ADC. The AC coupling circuit transfers only AC signal while it blocks DC signal level. Considering the bandwidth of the auditory signal, the Gm-C LPF is designed with OTAs adopting floating-gate technique. For the channel-parallel ADC structure, the single-slope ADC is used because it occupies the small silicon area. Experimental results shows that the AC coupling circuit and LPF have the bandwidth of 100 ㎐ - 6.95 ㎑ and the ADC has the effective resolution of 7.7 bits. The power consumption per a channel is 12 ㎼, the power supply is 3.0 V, and the core area is 2.6 ㎜ × 3.7 ㎜. The proposed analog front-end was fabricated in a 1-poly 4-metal 0.35-㎛ CMOS process.