전류법 기반 센서의 정전압 분극 장치 회로

임신일 ( Shin Il Lim ) 한국센서학회 2009 센서학회지 Vol.18 No.1

생체신호 측정을 위한 아날로그 전단 부 회로 설계

임신일(Shin-Il Lim) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

본 논문은 생체신호 측정을 위한 저전력/저면적 AFE(analog front-end)에 관한 것이다. 제안된 AFE는 계측증폭기(IA), 대역 통과 필터(BPF), 가변 이득 증폭기(VGA), SAR 타입 A/D 변환기로 구성된다. 전류 분할 기법을 이용한 작은 gm (LGM)회로와 고 이득 증폭기로 구성된 Miller 커패시터 등가 기술을 이용하여, 외부 수동소자를 사용하지 않고 AC-coupling을 구현하였다. 응용에 따른 BPF의 고역 차단 주파수 변화는 전압 조절기(regulator)를 이용한 출력 전압 변화를 이용하여 gm을 변화하여 구현 시켰다. 내장된 ADC는 커패시터 분할 기법을 적용한 이중 배열 커패시터 방식의 D/A변환기와 비동기 제어 방식을 이용하여 저 전력과 저 면적으로 구현하였다. 일반 CMOS 0.18um 공정을 이용하여 칩으로 제작하였고, 전체 칩 면적은 PAD등을 모두 포함하여 650um X 350 um이다. 제안된 AFE의 전류 소모는 1.8V에서 6.3uA이다. This paper presents analog front-end(AFE) circuits for bio-potential measurement. The proposed AFE is composed of IA(instrument amplifier), BPF(band-pass filter), VGA(variable gain amplifier) and SAR(successive approximation register) type ADC. The low gm(LGM) circuits with current division technique and Miller capacitance with high gain amplifier enable IA to implement on-chip AC-coupling without external passive components. Spilt capacitor array with capacitor division technique and asynchronous control make the 12-b ADC with low power consumption and small die area. The total current consumption of proposed AFE is 6.3uA at 1.8V

생체 신호 처리용 칩 기술 동향

임신일(Lim Shin-Il) 한국정보보호학회 2007 情報保護學會誌 Vol.17 No.1

유비쿼터스 네트워크(u-network)를 통해 u-health의 개념이 실현됨에 있어 생체 신호를 최초로 측정, 처리하는 부분의 생체 신호 측정용 칩들에 대한 최근 기술 개발 동향을 기술하였다. 이러한 추세에 맞추어 여러 가지 핵심 기술들이 부상하고 있지만, 본 기고에서는 이러한 시스템의 최종 하위 계층, 즉 단말기 등의 부분에 적용되는 bio 관련 시스템 반도체 칩 (SoC: system-on-a-chip)에 대해 기술한다. 바이오 칩 중, 기존의 광을 사용하지 않고 값 싸게 구현 할 수 있는 CMOS 기반의 DNA 칩 개발 동향을 살펴보았으며, 신약 개발이나 치료에 사용할 수 있도록 신경 신호 전달을 검출할 수 있는 신경 신호 전달 측정 칩들의 기술 개발도 살펴보았다. 개인의 의료 생체정보를 모니터링 할 수 있도록 심전도, 근전도, 뇌파, 산소포화도, 체지방 등을 측정할 수 있는 의료용 칩들의 개발 현황도 살펴보았다.

자기 띠 저장 시스템을 위한 혼성 신호 칩

임신일,최종찬,Lim, Shin-Il,Choi, Jong-Chan 한국전기전자학회 1998 전기전자학회논문지 Vol.2 No.1

자기 띠 저장 시스템에서 데이터를 저장하고 복원할 수 있는 칩을 구현하였다. 구현된 칩은 아날로그 회로와 디지털 회로가 한 칩안에 같이 내장되어 있으며 F/2F 인코딩과 디코딩을 동시에 지원한다. 아날로그 부분은 초단 앰프, 첨두치 검출기, 비교기, 기준전압 생성회로 등으로 구현 되었으며 디지탈 회로 부분은 기준 윈도우 신호 발생부, F/2F 신호 길이를 측정하는 up/down 계수부, 비트 에러 검출부 및 기타 제어(control) 회로 등을 포함한다. 검출되는 신호특성을 파악하여 아날로그 회로부 설계를 최적화 함으로써 기존의 시스템에서 흔히 쓰이는 AGC(automatic gain control) 회로를 제거하였다. 또 일정한 비트의 길이를 초과한 파손 비트 또는 다분할로 파손된 비트 등을 감지한 경우 신속하게 기준 비트를 재 설정함으로서 데이터의 오인식을 없애주는 회로를 제안하였다. 제안된 회로는 $0.8{\mu}m$ CMOS N-well 일반 공정을 이용하여 구현 되었으며 3.3 V에서 부터 7.5 V의 공급 전압 범위에서 동작하도록 설계 되었다. 5 V의 전원 공급시 약 8 mW의 소모 전력을 보여 주고 있으며 칩 면적은 패드를 포함하여 $3.04mm^2(1.6mm{\times}1.9mm)$이다. An integrated circuit for magnetic stripe storage system is implemented. All the analog and digital circuits are integrated in one chip. The analog block contains preamplifier, peak detecter, comparator and reference generater. And digital block includes reference window signal generater, up/down counter for F/2F signal measurement, bit-error detection logic, and control logic. Both the encoding and decoding functions for F/2F signal processing are provided. An AGC(automatic gain control) circuit which was included in conventional circuits is eliminated due to optimized circuit design. Misreading prevention circuits are also proposed by fixing up new reference bit when broken bits are detected. The prototype chip is implemented using $0.8{\mu}m$ N-well CMOS technology and operates from 3.3 V to 7.5 V of supply voltage. It occupies a die area of $3.04mm^2(1.6mm{\times}1.9mm)$ and dissipates 8 mW with a 5 V supply voltage.

내장 필터를 갖는 15b 고해상도 혼합형 A/D 변환기

안경찬,임신일,An, Kyung-Chan,Lim, Shin-Il 한국센서학회 2017 센서학회지 Vol.26 No.5

In this paper, we propose a high resolution A/D converter for a sensor interface that processes low frequency AC signals. A 6b SAR ADC with low power consumption and a 11b incremental ADC with high resolution are combined together to perform 15b resolution. Conventional hybrid ADC has a disadvantage that it can convert t only DC signal, but in this paper, it is possible to convert data to AC signal by increasing input range of incremental ADC. The decimation filter is implemented on-chip. The designed Hybrid ADC operates at supply voltage of 1.8V and consumes the current of 6.98uA. The OSR (oversampling ratio) is 90. And SFDR, SNDR, ENOB and FoMs are 96.59dB, 88.47dB, 14.4-bit and 139.5dB, respectively.

태권도 품새 선수의 스포츠자신감, 셀프리더십과 운동만족 간의 구조적 관계

최정일(Jeong-il Choi),정명규(Myung-Kyu Jung),임신자(Shin-Ja Lim) 한국여성체육학회 2017 한국여성체육학회지 Vol.31 No.1

체성분 측정기용 대역통과 필터 설계

배성훈,조상익,임신일,문병삼,Bae, Sung-Hoon,Cho, Sang-Ik,Lim, Shin-Il,Moon, Byoung-Sam 대한전자공학회 2005 電子工學會論文誌-SC (System and control) Vol.42 No.5

본 논문에서는 체성분 측정기용 저 전력 다중 대역을 가지는 Gm-C 대역통과 필터의 IC화 설계방법에 대해 기술하였다. 제안된 대역통과 필터는 제어 신호에 의해 3개의 중심 주파수(20 KHz, 50 KHz, 100 KHz)에서 동작한다. 칩 면적을 최소화하기 위해 간단한 주파수 튜닝회로가 사용되었으며 전력 소모를 줄이기 위해 OTA(operational transconductance amplifier)가 sub-threshold region에서 동작한다. 제안된 대역통과 필터는 0.35 um 2-poly 3-metal 표준 CMOS 공정을 이용하여 구현하였다. 칩 면적은 $626.42um\;{\times}\;475.8um$이며 전력 소모는 주파수가 100 KHz일 때 700 nW이다. This paper describes some IC(integrated circuits) design and implementation techniques of low power multi-band Gm-C bandpass filter for body composition analyzer. Proposed BPF(bandpass filter) can be selected from three bands(20 KHz, 50 KHz, 100 KHz) by control signal. To minimize die area, a simple center frequency tuning scheme is used. And to reduce power consumption, operational transconductance amplifier operated in the sub-threshold region is adopted. The proposed BPF is implemented with 0.35 um 2-poly 3-metal standard CMOS technology Chip area is $626.42um\;{\times}\;475.8um$ and power consumption is 700 nW@100 KHz.

생체 신호 측정용 저 잡음 저 전력 용량성 계측 증폭기

박창범,정준모,임신일,Park, Chang-Bum,Jung, Jun-Mo,Lim, Shin-Il 한국센서학회 2017 센서학회지 Vol.26 No.5

We present a precision instrument amplifier (IA) designed for bio-potential acquisition. The proposed IA employs a capacitively coupled instrument amplifier (CCIA) structure to achieve a rail-to-rail input common-mode range and low gain error. A positive feedback loop is applied to boost the input impedance. Also, DC servo loop (DSL) with pseudo resistors is adopted to suppress electrode offset for bio-potential sensing. The proposed amplifier was designed in a $0.18{\mu}m$ CMOS technology with 1.8V supply voltage. Simulation results show the integrated noise of $1.276{\mu}Vrms$ in a frequency range from 0.01 Hz to 1 KHz, 65dB SNR, 118dB CMRR, and $58M{\Omega}$ input impedance respectively. The total current of IA is $38{\mu}A$. It occupies $740{\mu}m$ by $1300{\mu}m$ including the passive on-chip low pass filter.

대역폭 조정 가능한 다중 생체 신호 처리용 대역 통과 필터 설계

정병호(Jeong, Byeong-Ho),임신일(Lim, Shin-Il),우덕하(Woo, Deok-Ha) 한국전기전자학회 2011 전기전자학회논문지 Vol.15 No.1

본 논문에서는 대역폭 조정이 가능한 다중 생체 신호 처리용 대역 통과 필터 회로에 관한 것이다. 일반적인 대역 통과 필터는 출력 단에 연결되는 커패시터 배열의 값을 조절하여 고역 -3dB 차단 주파수를 결정한다. 하지만 본 논문에서 제안하는 대역 통과 필터 회로는 커패시터 대신에, 증폭기에 사용되는 바이어스 전압을 통해 증폭기의 트랜스 컨덕턴스 값을 조절하여 차단 주파수를 조절한다. 이러한 방법은 기존의 방식보다 칩 면적을 최소한 1/10로 줄일 수 있어 저면적 설계가 가능하다. 조정 가능한 고역 -3dB 차단 주파수의 대역은 100Hz에서 1KHz이며 사용된 공정은 0.18um CMOS 표준 공정이다. 저 전력 설계를 위해 회로는 서브 스레쉬 홀드 영역에서 동작하며 공급전압은 1V이고, 회로의 총 전류 소모는 1uA이다. This paper presents a tunable band pass filter (BPF) for multi bio-signal detection. The bandwidth can be controlled by the bias current of transconductance (gm), while conventional BPF exploited switchable capacitor array for band selection. With this design technique, the die area of proposed BPF reduced to at least one tenth the area of conventional design. The simulation results show the high cut-off frequency tuning range of from 100Hz to 1Khz. The circuit was implemented with a 0.18um CMOS standard technology. Total current consumption is 1uA at the supply voltage of 1V with sub-threshold design technique.

신호 대 잡음비가 향상된 센서 신호 측정용 저 전력 SAR형 A/D 변환기

정찬경 ( Chan-kyeong Jung ),임신일 ( Shin-il Lim ) 한국센서학회 2018 센서학회지 Vol.27 No.1

This paper describes a low-power, SNDR (signal-to-noise and distortion ration) enhanced SAR (successive approximation register) type 12b ADC (analog-to-digital converter) with noise shaping technique. For low power consumption and small chip size of the DAC (digital-to- analog converter), the top plate sampling technique and the dummy capacitor switching technique are used to implement 12b operation with a 10b capacitor array in DAC. Noise shaping technique is applied to improve the SNDR by reducing the errors from the mismatching of DAC capacitor arrays, the errors caused by attenuation capacitor and the errors from the comparator noise. The proposed SAR ADC is designed with a 0.18 μm CMOS process. The simulation results show that the SNDR of the SAR ADC without the noise shaping technique is 71 dB and that of the SAR ADC with the noise shaping technique is 84 dB. We can achieve the 13 dB improvement in SNDR with this noise shaping technique. The power consumption is 73.8 μW and the FoM (figure-of-merit) is 5.2fJ/ conversion-step.