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주파수 영역에서의 움직임 예측 및 보상과 다운 샘플링을 위한 하드웨어 아키텍처
홍현기(Hyeongi Hong),이주흥(Jooheung Lee) 한국산학기술학회 2014 한국산학기술학회 학술대회 Vol.- No.-
본 논문에서는 DCT 기반의 움직임 예측 및 보상과 다운 샘플링을 동시에 수행하는 알고리즘을 이용 하여 트랜스코딩과 같은 응용분야에서 실시간 연산 능력을 제공할 수 있는 VLSI 아키텍처를 제안한 다. 이전 연구에서 제안한 DCT 기반에서의 움직임 연산과 다운 샘플링 연산을 효과적으로 수행할 수 있는 재귀 방정식을 활용하여 하드웨어를 구현하였다. DCT 변환의 희소성을 이용하면 재귀 방정식을 수행할 때 0이 아닌 DCT 계수만 연산하게 됨으로 효과적으로 연산량을 줄일 수 있다. Non-zero DCT의 개수가 N일 경우 하나의 블록을 처리하는데 요구되는 클럭의 수는 N×4+66으로 압축률이 높 을수록 더욱 빠른 연산을 수행할 수 있다.
방대윤(Daeyoon Bang),이주흥(Jooheung Lee) 한국산학기술학회 2014 한국산학기술학회 학술대회 Vol.- No.-
본 논문에서는 하드웨어 자원을 효율적으로 이용하는 디블록킹 필터의 설계에 대한 아이디어를 제안 하고, 이에 따른 하드웨어를 구현 하였다. 입력되는 영상신호의 다양한 특성에 따라 적응적으로 디블 로킹 필터를 사용하기 위해서 FPGA의 Dynamic Partial Reconfiguration 기술을 활용한다. 설계한 디 블로킹 필터는 5-스테이지로 파이프라인된 에지 필터로 되어있다. 본 실험에서는 Xilinx Spartan-6 XC65LX45 FPGA 보드를 이용하였으며, VHDL을 이용하여 설계된 디블로킹 필터는 197 clocks/MB, 최대 동작 주파수 108 MHz 의 성능을 보여주고 있다.
김태양(Taeyang Kim),윤일중(Iljung Yoon),정희원(Heewon Joung),조정원(Jungwon Cho),이주흥(Jooheung Lee) 한국산학기술학회 2015 한국산학기술학회 학술대회 Vol.2015 No.1
본 논문에서는 Programmable Logic (PL)과 ARM Dual-core Cortex-A9 프로세서 기반 Processing System (PS)을 탑재한 Zynq SoC 플랫폼을 이용하여 Full HD 해상도의 실시간 영상처리 시스템을 구현한다. 영상처리를 위한 필터의 높은 실시간 연산량을 제공하기 위하여 재구성이 가능한 Programmable Logic 영역을 활용하여 하드웨어로 구현한다. 입력 신호의 데이터 특성에 따른 적응적 필터 연산 기능을 사용하기 위하여 PR (Partial Reconfiguration)을 이용하여 필요한 하드웨어 리소스를 최소화함으로서 효과적으로 전력 소비와 CPU 사용률을 줄이고자 한다. 본 논문에서는 연산량이 높은 Sobel 필터 연산의 소프트웨어 코드를 HLS (High Level Synthesis)를 이용하여 하드웨어 구현함으로서 효과적으로 실시간 필터링 처리를 할 수 있음을 보인다.