주파수잠금회로(FLL)를 이용한 VCO의 위상잡음 개선 해석

염경환(Kyung-Whan Yeom),이동현(Dong-Hyun Lee) 한국전자파학회 2018 한국전자파학회논문지 Vol.29 No.10

FLL(Frequency-Locked-Loop: 주파수 잠금회로)은 주파수-검출기(frequency detector)를 사용하여 VCO의 위상잡음을 개선하는 부-궤환(negative feedback) 시스템이다. 본 논문은 FLL에 의한 VCO의 위상잡음의 이론적 분석을 새로이 제시하였다. 분석 결과, VCO의 위상잡음은 FLL 루프-대역폭 내에서는 주파수검출기와 루프-필터로 결정된 위상잡음을 좇아가며, 반면 루프-대역폭 밖에서는 VCO의 위상잡음이 그대로 나타나게 된다. 따라서 이론적 분석 결과를 바탕으로 VCO의 위상잡음을 최소화 하는 FLL을 설계할 수 있게 된다. 또한 실험을 통하여 이론적으로 분석된 위상잡음 결과는 검증하였다. A frequency-locked loop(FLL) is a negative-feedback system that uses a frequency detector to improve the phase noise of a voltage-controlled oscillator(VCO). In this work, a theoretical analysis of the phase noise of a VCO in an FLL is presented. The analysis shows that the phase noise of the VCO follows the phase noise determined by the frequency detector and the loop filter within the FLL loop bandwidth, while the phase noise of the VCO appears outside the loop bandwidth. Therefore, it is possible to design an FLL that minimizes the phase noise of the VCO based on the theoretical analysis results. The theoretical phase noise results were verified through experiments.

6-포트 회로망을 이용한 잡음 파라미터 측정

염경환(Kyung-Whan Yeom),압둘-라흐만(Abdule-Rahman Ahmed) 한국전자파학회 2015 한국전자파학회논문지 Vol.26 No.2

잡음 파라미터에 대한 정보는 저잡음 증폭기 설계에 있어 필수 불가결한 요소이다. 과거 잡음 파라미터는 임피던스 튜너와 잡음지수 측정기(Noise Figure Analyzer: NFA)를 사용 측정되어 왔다. 최근 저자들은 잡음 파라미터는 기계적으로 구동되는 임피던스 튜너 없이 8-포트 회로망 방법을 이용하여 측정될 수 있음을 보였다. 그러나 8-포트 회로망을 이용한 측정방법은 여전히 잡음원(noise source)을 이용하고, 측정의 복잡도를 증가시키는 면이 있다. 본 논문에서는 잡음원을 이용하지 않고, 잡음 파라미터를 측정할 수 있는 새로운 6-포트 회로망 방법을 제안한다. 6-포트 회로망 방법에 의해 이론적으로 알려진 잡음 파라미터를 갖고 있는 10-㏈ 감쇠기에 대해 측정하였으며, 측정된 잡음 파라미터 결과는 기존 8-포트 회로망 방법과 비교하였으며, 비교결과 8-포트 회로망 방법과 유사한 정확도를 갖는 것을 보였다. The information about noise parameters is essential in the design of low noise amplifier. In the past, the noise parameters were measured using an impedance tuner and noise figure analyzer. Recently, the authors proposed the method of measuring the noise parameters using the 8-port network without the aid of the mechanically driven impedance tuner. However, the 8-port method still requires the noise source and causes the complexity in the measurements. In this paper, a novel measurement method of the noise parameters without the noise source using 6-port network is proposed. Based on the proposed 6-port method, the noise parameters of 10 ㏈ attenuator whose noise parameters can be theoretically determined were measured and the measured noise parameters are compared with those measured using the previous 8-port network method. As a result, the accuracy of the measured noise parameters using 6-port network is found to be comparable to the previous 8-port network method.

디지털 오실로스코프와 Labview<SUP>TM</SUP>를 이용한 위상잡음 측정방법

염경환(Kyung-Whan Yeom),노진성(Jin-Seong Roh) 한국전자파학회 2021 한국전자파학회논문지 Vol.32 No.9

본 논문에서 Keysight사의 4-채널 10-bit 디지털 오실로스코프 MSO804A와 National Instruments사 Labview<SUP>TM</SUP>를 이용한 새로운 위상잡음 측정 방법을 제안한다. 정밀한 위상잡음 측정 계측기는 일반적으로 고가이며, 범용적이지 않은 반면, 디지털 오실로스코프는 범용적이다. 따라서 본 논문의 방법을 이용할 경우 저가이며, 용이하게 정밀 위상잡음 측정을 수행할 수 있게 된다. 구현된 위상잡음 측정방법의 평가를 위해 Keysight사의 함수발생기 33600A, SSG(synthesized signal generator) E8257D, Z-comm사의 VCO 3가지 SUT(source under test)에 대해 Keysight사의 SSA(signal source analyzer) E5052B로 측정된 위상잡음과 비교하였다. 주목할 것은 SUT 33600A, E8257D의 위상잡음은 범용 스펙트럼-분석기로 측정가능한 위상잡음보다 낮은 위상잡음을 갖는다. 비교 결과, 위상잡음의 차이는 약 ±3 dB 정도이며, E5052B로 측정된 위상잡음과 근접한 결과를 보인다. In this paper, we propose a novel phase noise measurement method using Keysight"s 4-channel 10-bit digital oscilloscope MSO804A and National Instruments" Labview<SUP>TM</SUP>. Precise phase noise measurement equipment is generally expensive and not universal, whereas digital oscilloscopes are universal. Therefore, via the method proposed in this paper, it is possible to perform precise phase noise measurements inexpensively and easily. To evaluate the proposed phase noise measurement method, the phase noises of three types of source under test (SUT), Keysight"s function generator 33600A, synthesized signal generator (SSG) E8257D, and Z-comm"s VCO were measured with Keysight"s signal source analyzer (SSA) E5052B, and compared to those measured using the presented method. Note that SUT 33600A and E8257D have lower phase noise than that a general-purpose spectrum analyzer can measure. The comparison results showed that the difference in phase noise is approximately ±3 dB, and the results are close to the phase noise measured with E5052B.

Direct extraction of GaAs FET equivolent circuit elements values from S-parameters

Kyung-Whan Yeom(염경환),Tae-Suk Ha(하태숙),Jung-Woong Ra(나정웅) 대한전자공학회 1986 대한전자공학회 학술대회 Vol.1986 No.12

PIN 다이오드를 이용한 S-대역 고출력 경로선택형 SP4T 설계

염경환(Kyung-Whan Yeom),임평순(Pyung-Soon Im),이동현(Dong-Hyun Lee),박종설(Jong-Seol Park),김보균(Bo-Kyun Kim) 한국전자파학회 2016 한국전자파학회논문지 Vol.27 No.9

본 논문에서는 PIN 다이오드를 이용한 S-대역 고출력 경로선택형 SP4T 및 SP4T 구동회로의 설계를 보였다. 격리도 개선을 위하여 SP4T의 각 경로(path)는 직렬 및 병렬 PIN 다이오드 2개를 cascade하여 구성하였다. 설계된 SP4T 회로는 칩-형 PIN 다이오드와 박막(thin-film) 기법으로 제작된 20 mil AIN 기판을 사용하여 구현하였다. 또한, 설계된 SP4T의 구동회로는 1개의 multiplexer와 4개의 NMOS-PMOS push-pull 쌍을 이용하여 구성하였다. 온-웨이퍼 측정결과, 제작된 SP4T는 최대 삽입손실 1.1 ㏈, 최소격리도 41 dB의 특성을 보였다. 구동회로의 PIN 다이오드의 on-off, off-on 천이시간은 동일 PIN 다이오드의 패키지를 이용하여 시험하였으며, 모두 약 100 nsec 이하의 천이시간을 보였다. 150 W 입력 고출력 시험 결과, 격리도와 삽입손실은 동축 패키지의 손실 및 부정합을 고려하면 온-웨이퍼 측정결과에 준하는 결과를 얻었다. In this paper, the design of a PIN diode S-band transfer-type SP4T including its driver circuit is presented. Each path of the SP4T is composed of the cascade connection of series-shunt PIN diodes to improve the isolation performance. The SP4T is implemented using chip type PIN diodes and a 20 mil AIN substrate fabricated using thin film technology. The driver circuit for the SP4T is designed using a multiplexer and four NMOS-PMOS push-pull pair. From on-wafer measurement, the fabriacted SP4T shows a maximum insertion loss of 1.1 ㏈ and a minimum isolation of 41 dB. The time performance of the driver circuit is evaluated using the packaged PIN diodes with the identical PIN diode chip, and the transition time for on-off and off-on are below 100 nsec. For an input power level of 150 W, the measured insertion loss and isolation are close to those of the on-wafer measurement taking into consideration of the coaxial package mismatch and insertion loss.

결합 선로를 이용한 평판 구조의 Marchand 발룬의 합성

이종환,염경환,Lee Jong-Hwan,Yeom Kyung-Whan 한국전자파학회 2005 한국전자파학회논문지 Vol.16 No.2

평판형 결합 선로를 이용한 Marchand 발룬의 합성 기법을 제시하였다. 이러한 형태의 발룬이 갖추어야할 설계 조건에 대해서 살펴보고, 설계 조건에 부합하는 발룬의 합성을 전송선 등가회로를 통해 간편하게 모델링 할 수 있음을 보였다. 합성된 발룬은 equi-ripple 대역 통과 특성을 나타내고, 일반적 인 평판 구조에서 구현하기 어려운 평형 선로 없이도 크기가 같고 위상이 반대인 평형 신호를 얻을 수 있다. 결합 선로를 이용한 Marchand 발룬의 구현에 많이 사용되는 다중 결합 선로의 물리적 구조와 발룬의 합성에 필요한 요소값들 사이의 관계를 해석하는 방법도 소개하였다. 이상의 방법들을 이용하면 평판 구조의 다중 결합 선로를 갖는 Marchand 발룬의 체계적인 설계가 가능하다. The synthesis procedure of Marchand balun using planar coupled-line is presented. The design limitations of this type of balun have been described before its synthesis procedure. The balun has equi-ripple passband responses and balanced output without fourth balanced transmission line which is difficult to implement with conventional planar topology. As an example, 2:1 Marchand balun is designed and its momentum simulation result show good verification fur this methodology.

개별 공진기의 EM 조정을 통한 SIR로 구성된 대역 여파기의 설계

양승식,염경환,Yang, Seong-Sik,Yeom, Kyung-Whan 한국전자파학회 2007 한국전자파학회논문지 Vol.18 No.7

SIR(Stepped Impedance Resonator) 공진기로 구성된 대역 여파기는 특히 높은 주파수에서 fringing capacitance와 step 임피던스 불연속 영향으로 설계와 다른 왜곡된 주파수 응답을 가진다. 본 논문은 EM(Electromagnetic) 시뮬레이션을 통해 fringing capacitance와 step 임피던스 불연속 영향을 보상하는 절차를 보였다. 이 방법은 여파기에서 개별 공진기의 결합 전송선 및 결합 전송선을 연결하는 전송 선로를 체계적으로 조정하는 절차이며, 각 공진기 조정 후 제 결합하면 더 이상의 추가 조정을 요구하지 않는다. 또한, 본 방법의 타당성을 보이기 위하여 설계된 5단 SIR 여파기를 제작하여 EM 시뮬레이션 결과와 비교함으로써 방법의 타당성을 보였다. In SIR filter, fringing capacitances and discontinuities yield a distorted frequency response from those expected by design formulas, especially in higher frequencies. In this paper, a procedure is presented in order to compensate for fringing capacitances and step impedance discontinuities by EM simulation for a 5th order SIR filter. This method propose the procedure of tuning the coupling and the length of individual resonator by EM simulation. For the filter composed by the tuned resonators, no further tuning is required. The procedure is experimentally justified by comparing the measured data of the fabricated filter with the simulation results.

저 손실을 갖는 CBFGCPW-Microstrip 천이 구조의 해석 및 MIC 모듈 집적화에 응용

임주현,양승식,염경환,Lim, Ju-Hyun,Yang, Seong-Sik,Yeom, Kyung-Whan 한국전자파학회 2007 한국전자파학회논문지 Vol.18 No.7

일반적으로 MIC(Microwave Integrated Circuit) 집적 회로의 경우, 조립 및 개별 측정 그리고 수리의 용이성을 위하여 기능별로 마이크로웨이브 회로가 장착된 캐리어를 이용하여 조립되게 되는데, 캐리어 모듈간의 연결시 마이크로스트립으로 구성된 회로를 와이어 본딩으로 직접 연결할 경우, 캐리어에 의한 깊이와 간격에 따라 주파수가 높아질수록 부정합에 의한 삽입 손실은 커지게 된다. 반면 CPW의 경우 전자계가 윗면에 주로 형성되어 있어 이를 통하여 연결할 경우 캐리어 깊이의 영향을 적게 받아 낮은 삽입 손실을 가져올 수 있다. 따라서 본 논문에서 MIC 캐리어 연결시 적용 가능한 저 손실을 갖는 CBFGCPW(Conductor Backed Finite Ground CPW)-microstrip 천이 구조를 제안하고 해석하였다. Generally, carriers on which microwave circuits are mounted are used as building blocks of MIC module for the convenience of MIC assembly and the unit module characterization. However the interconnection of the microstrip-based carriers by wire bonding causes the serious problem of mismatch and results in the higher insertion loss as frequency becomes higher. The gap and the depth between carriers are considered as the main reason of the degradation. The CPW can be the solution to cope with such problem considering its field are dominantly concentrated on the top plane. In this paper, we propose and demonstrate the CBFGCPW to microstrip transition with the low insertion loss that can be applied without causing the MIC carrier interconnection problem.

PIN 다이오드를 사용한 Ku 대역 평판형 리미터의 설계 및 제작

김탁영,양승식,염경환,공덕규,김소수,Kim Tak-Young,Yang Seong-Sik,Yeom Kyung-Whan,Kong Deok-Kyu,Kim So-Su 한국전자파학회 2006 한국전자파학회논문지 Vol.17 No.4

본 논문에서는 기존의 실험 위주의 설계 기법보다는 해석적 방법에 의하여 3단으로 구성된 평판형 리미터 설계 및 제작 기법을 제시하였다. 해석 결과 PIN 다이오드로 구성된 리미터에 고출력의 RF 입력이 인가될 경우 두 가지 형태의 누설 전력이 발생하며 이의 PIN 다이오드 파라미터와 연관성을 설명하였다. 설계된 리미터 회로는 1단과 2단은 PIN diode로 구성되며 3단은 Schottky 다이오드를 사용 구성하였다. 이를 통하여 제작된 리미터회로는 약신호시 삽입 손실 0.8 dB, 20 W RF 입력시 첨두 누설 전력(spike leakage) 12 dBm, 정상 누설 전력 12 dBm의 사양을 보여주고 있다. In this paper, the analytic design technique for a planar PIN diode limiter is presented rather than the conventional design heavily relying on the experiments. The novel analysis fur the PIN diode limiter shows the leakage is composed of two kinds of leakages and the relationship between the leakages and the PIN diode parameters. The designed limiter consists of 3 stages; the front two stages with two PM diodes and the final stage with Schottky diode pair. The fabricated limiter shows the insertion loss of 0.8 dB for the small input power, spike leakage of 12 Bm, flat leakage of 12 dBm for the 20 W RF power.

이더넷/TDM 통합전달 시스템의 설계 및 구현

윤지욱,이종현,염경환,Youn, Ji-Wook,Lee, Jong-Hyun,Yeom, Kyung-Whan 대한전자공학회 2005 電子工學會論文誌-TC (Telecommunications) Vol.42 No.11

본 논문에서는 이더넷 패킷과 TDM 신호를 동시에 수용할 수 있는 통합전달 시스템을 설계 및 구현하였다. 구현된 시스템은 하나의 장치에서 MPLS 기반의 L2 VPN 서비스, 프리미엄 멀티미디어 서비스 및 TDM 전용회선 서비스를 동시에 제공할 수 있다. 또한 서킷 네트워크 기반의 보호/복구 기능을 제공함으로써, best effort 형식의 기존의 이더넷 망에서는 가질 수 없었던 높은 신뢰성을 제공할 수 있다는 장점을 가진다. 제안된 서비스를 제공하기 위해서 이더넷 패킷과 TDM 신호에 대한 기존 망과의 연동성 시험이 성공적으로 수행되었다. We propose a fully converged Ethernet and TDM transport system. Developed Ethernet and TDM convergence system can support not only L2 VPN service and premium multimedia service based on MPLS protocol but also TDM leased line service, simultaneously. Developed convergence system can provide high reliability for Ethernet packet due to support protection and restoration function of circuit based networks. Evaluation for Ethernet and TDM path was successfully performed to show the typical application of the proposed system in the legacy networks.